2026年6月25日，IBM在纽约Yorktown Heights宣布了一项半导体领域的里程碑：全球首个亚1纳米芯片技术。这个被命名为Nanostack的晶体管架构，将芯片工艺节点推进到0.7纳米——或者说7埃——一个已经逼近单个原子尺度的数字。
指甲盖大小的芯片上，集成了近1000亿个晶体管，几乎是IBM在2021年推出的2纳米芯片密度的两倍。从技术指标来看，新架构预计能在同等功耗下提供50%的性能提升，或者以70%的能耗完成相同计算任务。换算成更直观的数字：IBM给出的晶体管密度约为每平方毫米6.66亿个。
这一密度水平如果放在2021年的背景下看，已经超过了当时所有已知的量产工艺。即便是在2026年，台积电最先进的3纳米工艺密度大约在每平方毫米2亿晶体管左右，即将量产的2纳米节点预计也不会超过每平方毫米3.5亿。IBM一步跨过了两个代际。
关键在于，这里说的「0.7纳米」指的并不是晶体管的物理尺寸。
自上世纪90年代以来，半导体制程节点的命名已经与实际物理尺寸脱钩。如今一块标称3纳米的芯片，其晶体管栅极长度通常在十几纳米量级。IBM这次也没有例外：Nanostack架构中的每一个晶体管由三层纳米片构成，每层纳米片厚度约5纳米——相当于大约15排硅原子的宽度。真正让「亚纳米」这种说法成立的，是IBM选择了一条不同的路径。
传统芯片制造的思路是让晶体管在平面上越做越小。但当物理尺寸逼近量子隧穿效应的门槛时，这条路已经走到尽头。IBM的方案是「向上建」：Nanostack架构将晶体管垂直堆叠并错位排列，通过3D顺序集成技术在有限芯片面积内容纳更多计算单元。每一个基础单元由两个晶体管键合堆叠而成，不同层之间可以使用不同的材料组合，独立优化每层的性能和功耗。
这种设计思路不算全新——3D NAND闪存早已采用类似的垂直堆叠策略——但将其应用在逻辑芯片上，并实现功能性的CMOS反向器操作，属于首次。IBM在VLSI 2026研讨会上展示的数据表明，Nanostack架构还能将SRAM存储单元的面积缩减40%，这对内存密集型AI工作负载尤为重要。要知道，在从3纳米到2纳米的迭代中，SRAM的缩放比例已经跌到了个位数。
SRAM的缩放瓶颈是整个行业的心病。过去十年里，逻辑晶体管密度持续翻倍，但SRAM单元尺寸的改善越来越慢。IBM的方案是在SRAM位单元中引入错位沟道设计，将6个晶体管组成的存储单元高度压缩了40%。用Jay Gambetta的话说：「40%的提升最终会在AI工作流中实现工业化，这些工作流需要更高的带宽和效率。」
从学术验证的角度看，Nanostack架构的可信度不低。研究团队在2025年IEEE VLSI研讨会上首次公开了纳米堆叠晶体管的概念，2026年又补充了完整的SRAM缩放数据和CMOS反向器开关性能测试。超薄介质键合、双沟道工程、功能性的逻辑门切换——这三个条件逐一被满足，让这项技术站在了「可行的原型」而非「概念验证」这一侧。
不过，从实验室演示到商业量产之间还有相当的距离。IBM本身不制造商用芯片，其2纳米技术的量产合作伙伴是日本的Rapidus，相关技术也授权给了三星。对于这次的亚纳米节点，IBM半导体全球研发副总裁Huiming Bu给出的时间表是：最快五年内有商用产品落地，十年内成为主流工艺。
如果这个时间表成立，摩尔定律还有至少十年的寿命。
但这恰恰是整个叙事中最需要打问号的地方。IBM的半导体研究向来领先业界一两代——2021年展示2纳米纳米片架构时，台积电和三星还在推3纳米。五年后，纳米片确实成为所有主流代工厂的标准方案。所以「IBM实验室先看一步，行业随后跟上」的剧本有过成功的先例。
但Nanostack面对的商业环境比纳米片时代更复杂。一方面，全球半导体制造正处在地缘政治撕裂期：台积电在亚利桑那和熊本建厂，三星在德州扩产，英特尔试图以18A工艺重返代工市场。在这个背景下，会有一家代工厂愿意将下一代技术路线押注在IBM的新架构上吗？Rapidus和三星是现有合作伙伴，但台积电是否会独立开发自己的三维堆叠方案，是更大的变数。
另一方面，3D堆叠带来的制造复杂性不容小视。将两层晶体管精确键合，要求在纳米级别上控制对准精度和热预算，每一步都推高了缺陷率。良率——半导体制造中最无趣也最致命的问题——将决定Nanostack能否走出实验室。
半导体行业对此的反应夹杂着兴奋与审慎。在Hacker News上，392个vote和204条评论勾勒出技术社区的典型态度：有人指出「亚纳米」的命名本质上是营销话术，真正的技术突破在于3D堆叠架构本身；有人认为行业早就该放弃节点命名体系，改用每平方毫米逻辑门数来衡量工艺水平；也有人对IBM声称的10年路线图表示怀疑——台积电和三星已经在3纳米和2纳米节点投入巨资，不会轻易跳上IBM的战车。
但有一点是明确的：当平面缩放的路径耗尽之后，三维堆叠正在成为半导体行业的共识方向。台积电的2纳米工艺已经采用了纳米片晶体管架构——这正是IBM在2021年首次展示的技术路线。如果Nanostack的三维堆叠能够像纳米片一样被主流代工厂采纳，IBM在半导体基础研究领域的影响力将再次得到验证。
从技术史的角度看，IBM的芯片研发实验室一直扮演着「孵化器」的角色：DRAM、铜互连、高K金属栅、纳米片晶体管，这些改变了计算面貌的技术都诞生于同一个地方——位于纽约州Albany的半导体研究实验室。这个实验室即将迎来ASML的高数值孔径极紫外光刻机（High NA EUV），这是下一代芯片制造的核心设备。IBM和Lam Research、Tokyo Electron、SCREEN等设备厂商已经在为这台机器开发配套工艺。
换句话说，Nanostack的公布不只是IBM一家公司的秀场。它同时向设备供应链释放了一个信号：继续投资高NA EUV光刻设备和3D集成工艺，这里还有十年的路要走。
Nanostack能否成为IBM技术树上的下一个果实，取决于未来五年制造工艺的磨合、AI数据中心对更高密度更低功耗芯片的饥渴程度，以及一个更根本的问题——全球半导体产业是否还愿意共享同一份技术路线图。
参考链接：
- https://newsroom.ibm.com/2026-06-25-ibm-debuts-worlds-first-sub-1-nanometer-chip-technology
- https://arstechnica.com/gadgets/2026/06/ibm-claims-worlds-first-sub-1-nanometer-chip-technology/
- https://www.technologyreview.com/2026/06/25/1139696/ibm-unveils-sub1nm-chip/
- https://news.ycombinator.com/item?id=48674967
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