2026年7月15日，ASML 证实 Intel Foundry 已将 High-NA EUV（高数值孔径极紫外光刻）技术推向商业化大批量生产。在俄勒冈州 Hillsboro 的 D1X 晶圆厂内，单价高达 3.8 亿美元的 ASML Twinscan EXE:5000 光刻机正全力运转，负责处理基于 Intel 18A 制程打造的 Core Ultra 3 系列 Panther Lake 笔记本处理器的关键逻辑图层。这是半导体制造史上首次由商业逻辑芯片承载 High-NA EUV 的量产印记。
单次曝光极限推进至 8nm：0.55 NA 的物理必然
根据瑞利公式，光刻分辨率由光源波长与数值孔径共同决定。在 13.5nm EUV 光波长维持不变的前提下，0.55 NA 光学系统将单次曝光的 half-pitch（半光栅螺距）物理分辨率极限从 0.33 NA 时代的 13nm 直接推进至 8nm，特征尺寸缩小了近三分之一。这一物理进阶直接解开了 2nm 以下节点由于光学衍射带来的微缩枷锁。
当传统 Low-NA EUV（低数值孔径极紫外光刻）面对极小 Pitch 时，晶圆厂不得不依赖 multi-patterning（多次曝光）技术。这种反复交替的曝光、沉积与刻蚀工序，不仅显著拉长了晶圆生产周期，更叠加了多层掩模版之间的对准漂移误差。多重曝光积累的局部缺陷与光刻胶线边缘粗糙度（LER），让高端芯片的良率控制变得极其脆弱。
使用 High-NA EUV 一刷成型能直接剥离多套掩模版与刻蚀工序，从而在源头上提升芯片制造良率。 每一道剔除的多次曝光步骤，不仅降低了光刻胶与化学显影试剂的消耗，更将晶圆的流片周转时间缩短了数周。在纳米级物理极限面前，直接提升光学孔径比间接拼凑曝光次数更具备工程确定性。
变形光学系统拆解：26×16.5mm 视场下的半场缝合
数值孔径从 0.33 提升至 0.55，意味着入射光线在掩模版上的反射角度大幅增加。若维持传统相同的放大倍率，大角度入射光束将被掩模版上的黑铬遮挡层吸收，引发严重的光学阴影效应（3D mask effect）。ASML 与蔡司合作开发了 anamorphic optics（变形光学系统），将 X 轴方向维持 4 倍缩小倍率，而 Y 轴方向提高到 8 倍缩小倍率。
图：ASML Twinscan EXE:5000 High-NA EUV 光刻机。来源：ASML
这种非对称的放大倍率直接改变了曝光物理格局，导致晶圆上的 field size（曝光视场尺寸）从标准的 26×33mm 折半缩减为 26×16.5mm。对于面积较小的 Panther Lake 计算模块（Tile）而言，单次半场曝光足以覆盖其物理图形；但对于超大面积芯片，制造流程必须使用两次独立的曝光在晶圆上缝合出完整图案。
拼接边缘的 overlay error（套刻精度偏差）若不能控制在原子级范围内，缝合交界处就会发生逻辑线路断裂。 掩模版拼接不仅考验光刻机干涉仪与双工作台的定位精度，也对 EDA 设计工具提出了全新的物理布局规约。英特尔在 Panther Lake 上率先打通半场缝合验证，为未来大面积服务器芯片的落地扫清了障碍。
薄胶与焦深压缩：20nm 景深下的工艺控制
数值孔径的增加在提升分辨率的同时，也带来了严重的焦深（Depth of Focus）压缩问题。焦深与数值孔径的平方成反比，这使得 High-NA EUV 的焦深窗口从 Low-NA EUV 的 60nm 陡降至 20nm 左右。只要晶圆表面存在极其微小的起伏，焦平面偏移就会导致图案失真或曝光模糊。
图：High-NA EUV 变形光学系统与半场缝合技术对比。来源：ASML
为了防止高深宽比光刻胶结构在极窄焦深下发生倒塌，晶圆厂必须使用厚度不足 20nm 的超薄光刻胶。然而超薄光刻胶对后续等离子体刻蚀的阻挡能力大幅下降，这逼迫工艺团队全面升级底层硬掩模（hardmask）材料与化学平坦化（CMP）工艺。如何在超薄光刻胶下保持足够的刻蚀选择比，成为了高孔径光刻量产的最大工程关卡之一。
高数值孔径带来的高光子密度在一定程度上改善了光子随机散粒噪声（photon shot noise）。单位面积上更均匀的光子注入减少了线边缘粗糙度，提升了极小尺寸下关键图案的对比度。这种光子学层面的质量改善，在一定程度上弥补了窄焦深带来的工艺严苛度。
3.8 亿美元的设备经济学：以折旧换良率与周期
单台设备 3.8 亿美元的售价相当于上代 Low-NA EUV 机台的 2.5 倍，重达 150 吨的整机需要拆分为 250 个货柜分批运送。晶圆厂在引入这种庞然大物时，必须承受前期极为沉重的固定资产折旧开支。难道仅凭分辨率提升就能支撑起如此巨大的设备采购成本？
工程决策的合理性来自对 Total Cost of Ownership（总拥有成本）的综合精算。虽然单台机台造价昂贵，但单次曝光替代三次甚至四次 Low-NA EUV 叠印后，整体掩模版数量减少了 20% 以上。晶圆厂通过提升良率与缩短晶圆周转时间，能够逐步抹平硬件采购带来的初期折旧压力。
减少曝光层数还直接释放了厂房洁净室的面积效益与设备维护人力。光刻工序是晶圆制造中能耗最高、耗时最长的环节，简化光刻流程带来的间接降本效应会随产能放大而愈发显著。从长远来看，资本开支的提前释放换取的是长期制造边际成本的下降。
Intel 18A 的产能赌注：Oregon 晶圆厂的先行者壁垒
从 2024 年 4 月安装首台试运转设备开始，英特尔在 Oregon 的 D1X 晶圆厂已完成了对 High-NA EUV 光刻机的 dual-qualification（双重工艺验证）。工程团队交出的成绩单显示，当前 High-NA EUV 图层的良率表现已经与成熟的 Low-NA EUV 机台持平。这种早期工艺稳定性的达成，为 Panther Lake 在 2026 年的顺畅出货奠定了工艺基础。
在晶圆代工赛道上，英特尔抢先两年将 High-NA EUV 引入商业化生产，建立了难得的技术经验壁垒。 相较于台积电在 N2 节点对 High-NA EUV 采纳的谨慎态度，英特尔的选择暴露了其重回半导体巅峰的强烈雄心。当后续 N1.4 或更先进节点全面转向高孔径光刻时，英特尔在掩模版设计与光刻胶匹配上的实践积累将转化为实实在在的产能优势。
先发优势的真正价值在于对光刻物理机理理解的深化。在真实大批量生产中积累的干涉数据、热形变数据以及检测校准模型，无法通过单纯的计算机仿真获得。先行尝鲜所付出的高额学费，终将转化为下一代芯片研发周期上的领先身位。
半导体物理极限下的极光博弈
半导体制造从不相信凭空出现的奇迹，每一代工艺节点的跨越都建立在昂贵硬件与严苛工艺调优的碰撞之上。High-NA EUV 在 Panther Lake 上的落地，证明了 0.55 NA 技术在商业化高容量生产中的可行性。这场价值数亿美金的极光博弈才刚刚开启，而英特尔已经拿到了第一张决定未来代工格局的入场券。
参考链接：
- More Than Moore 报道
- Hacker News 社区讨论
