Wenn Transistoren in die Höhe wachsen: Samsungs 3D-gestapelte FETs
Du bist Physical-Implementation-Ingenieur bei einem Chip-Design-Unternehmen. Es ist zwei Uhr nachts, das EDA-Tool hat gerade die neueste Runde Place & Route beendet, der Utilization-Wert auf dem Bildschirm steht bei 92 % – aber du weißt genau: In die verbleibenden 8 % Fläche passt keine weitere Standardzelle mehr. n-Typ- und p-Typ-Transistoren drängen sich bereits so dicht aneinander, dass ein weiterer Schritt nach vorn Crosstalk und Leckströme jedes Timing-Budget auffressen würde.
Die Grenze der planaren Anordnung ist erreicht.
Das ist kein Problem eines einzelnen Prozessknotens. In den vergangenen fünfzig Jahren folgte die Logik des Mooreschen Gesetzes stets dem gleichen Muster: Transistoren verkleinern, Abstände verringern, mehr Bauelemente auf derselben Fläche unterbringen. Doch von FinFET zu GAA (Gate-All-Around) bestand der Kern jedes Architektur-Upgrades darin, eine Balance zwischen »Gate-Kontrolle über den Kanal« und »weiterer physikalischer Verkleinerung« zu finden. Als der Gate-Pitch auf einige Dutzend Nanometer schrumpfte, wurde die klassische CMOS-Anordnung – n-Typ- und p-Typ-Transistoren Schulter an Schulter auf derselben Ebene – selbst zum neuen Flaschenhals.
Vom 14. bis 18. Juni 2026 fand in den USA das VLSI Symposium statt. Das Samsung Semiconductor Research Center präsentierte dort ein Paper mit einem Titel in bester akademischer Tradition: »First Demonstration of 3D Stacked FETs at Gate Pitch of 42 nm Featuring Triple Stacked Nanosheet Channels for Advanced Logic Applications«. Doch hinter dem langatmigen Titel steht eine einfache Antwort: Wenn die Ebene keinen Platz mehr hergibt, baut man in die Höhe.
Vom Bungalow zum Hochhaus: Vier Evolutionsstufen der Transistorarchitektur
Um die Bedeutung dieser Samsung-Demonstration zu verstehen, lohnt ein Rückblick auf die Entwicklung der Transistorarchitektur.
Planar-FET war die Urform. Das Gate liegt flach auf einer Ebene und steuert den Kanal von einer Seite her – zwischen leitend und sperrend. Vorteil: einfacher Prozess. Nachteil: Je kürzer der Kanal wird, desto stärker sinkt die Gate-Kontrolle – der Leckstrom wächst von »tolerabel« zu »inakzeptabel«.
FinFET war der erste Schritt, sich Raum aus der dritten Dimension zu leihen. Der Kanal erhebt sich aus der Ebene zu einer dünnen Finne (fin), das Gate umschließt diese Finne von drei Seiten – die Kontrolle verbessert sich dramatisch. Intel brachte FinFET 2011 mit dem 22-nm-Knoten erstmals in die Massenproduktion, der Rest der Branche folgte. FinFET trug die Industrie über ein Jahrzehnt, bis hin zu 5-nm- und 4-nm-Knoten.
GAA (Gate-All-Around) ist der zweite Schritt. Beim FinFET umschließt das Gate zwar drei Seiten der Finne, aber die Unterseite haftet noch am Substrat – die Kontrolle ist nicht wirklich »rundum«. GAA macht den Kanal zu einem Bündel horizontaler Nanosheets, wobei das Gate jedes einzelne Nanosheet von allen vier Seiten komplett umschließt. Samsung brachte GAA 2022 als Erster im 3-nm-Knoten in die Produktion, TSMC zog 2025 mit N2 nach.
3D-gestapelte FETs sind der dritte Schritt – und genau das, was Samsung auf dem VLSI 2026 zeigte. Es werden nicht mehr nur Kanäle gestapelt, sondern der n-Typ- und der p-Typ-Transistor werden vertikal übereinander angeordnet. In der klassischen Anordnung benötigt ein CMOS-Logikgatter einen n-FET und einen p-FET nebeneinander; im 3D-gestapelten FET werden sie zu Nachbarn in Ober- und Untergeschoss. Dieselbe Logikfunktion beansprucht nur noch die Hälfte der Chipfläche.
Samsungs offizieller Blog verwendete eine treffende städtebauliche Analogie: Wenn der städtische Boden knapp wird, verringern Stadtplaner nicht endlos die Gebäudeabstände – sie fangen an, Hochhäuser zu bauen. Transistoren auf einem Chip stehen vor genau demselben Problem.
42 nm Gate-Pitch: Die Ingenieurskunst hinter der Zahl
Die Zahl 42 nm allein mag unspektakulär klingen – TSMC und Samsung verwenden in ihren GAA-Produktionsknoten bereits kleinere Gate-Pitches. Aber 42 nm hat hier eine völlig andere Bedeutung.
Erstens: Es ist der bislang kleinste auf einer 3D-Stapel-FET-Architektur erreichte Gate-Pitch. Intel hatte auf dem IEDM 2023 einen CFET (Complementary FET, der branchenübliche Oberbegriff für 3D-gestapelte FETs) mit 45 nm Gate-Pitch demonstriert. Samsung drückte den Pitch auf 42 nm – kompakter als Intels Ergebnis. In der Halbleiterwelt können 3 nm Differenz ausreichen, um einen Vorsprung von einer ganzen Generation zu bedeuten.
Zweitens: Samsung setzte hier dreifach gestapelte Nanosheet-Kanäle ein – jeder der beiden übereinanderliegenden Transistoren trägt drei Lagen Nanosheets, insgesamt sechs Kanallagen vertikal gestapelt. Das ist die bislang größte in der 3D-Stapel-FET-Forschung demonstrierte Nanosheet-Anzahl. Mehr Kanallagen bedeuten mehr Treiberstrom pro Flächeneinheit, aber gleichzeitig wird es immer schwieriger, Kristallqualität und Dimensionsgleichmäßigkeit über alle Lagen hinweg aufrechtzuerhalten.
Drittens: Das Paper erhielt unter über 1.000 Einreichungen eine Bewertung von 8,29/10 und wurde zum Best Paper des VLSI 2026 gekürt, zudem in die offiziellen Technical Highlights und das Pressepaket des Symposiums aufgenommen. Peer-Review-Anerkennung und Demonstrationsreife der Technologie sind zwei Paar Schuhe – Samsung hat mit diesem Paper beides geschafft.
Drei Ingenieursprobleme, drei Lösungen
Samsung fasst im Blog die technischen Herausforderungen des 3D-Stapel-FET in drei Punkte zusammen – eine Gliederung, die selbst bemerkenswert ist, weil sie erklärt, »warum das nicht einfach ist«.
Erstens: Der Strompfad darf nicht schrumpfen. Zwei Transistoren übereinanderzustapeln spart Fläche, aber wenn der Kanal zu schmal wird und der Treiberstrom nicht ausreicht, leidet die Schaltgeschwindigkeit. Samsungs Lösung sind dreifach gestapelte Nanosheets – drei parallelgeschaltete Kanäle, deren äquivalente Kanalbreite erhalten bleibt, während die Gesamtfläche drastisch schrumpft. Das Stapeln erfüllt hier zwei Rollen gleichzeitig: Fläche sparen und Leistung erhalten.
Zweitens: Die Kristallqualität muss über alle Lagen hinweg einheitlich sein. In einer mehrlagigen Nanosheet-Struktur führt jede Gitterstörung oder Dickenabweichung in einer einzigen Lage dazu, dass sich der Strom ungleichmäßig auf die Lagen verteilt – einige Lagen werden überlastet, andere bleiben ungenutzt, die Gesamtleistung degradiert. Samsung demonstriert im Paper eine präzise Optimierung des epitaktischen Wachstumsprozesses (Epitaxial Growth), die hochgradig gleichmäßige, nahezu defektfreie Siliziumkristall-Kanäle über alle Lagen hinweg erreicht.
Drittens: Ober- und Untergeschoss brauchen Schallschutz. Wenn n-FET und p-FET vertikal übereinander liegen, erzeugt der extrem geringe physikalische Abstand das Risiko parasitärer Kopplung. Samsung führt eine sogenannte Middle Dielectric Isolation (MDI) ein – eine zwischengelagerte dielektrische Trennschicht, die die beiden Transistoren elektrisch vollständig voneinander isoliert. Dicke und Position dieser MDI-Schicht müssen extrem präzise sein – zu dünn, und die Isolation reicht nicht; zu dick, und sie beeinträchtigt die Ausbildung der Gate-Struktur des oberen Transistors. Samsung räumt im Blog ein, dass die MDI »ebenso entscheidend wie die Stapeltechnik selbst« sei.
Wärme: Was die HN-Community am meisten umtreibt
Samsungs Paper und Blog beschreiben das »Wie«. Die drängendste Frage in den Hacker-News-Kommentaren ist eine andere: Hitze.
Der Kommentar von Nutzer RicoElectrico wurde an die Spitze gevotet: »Und was ist mit der Wärmeableitung? Das Problem Nummer eins heutiger Chips ist Hitze, und höhere Dichte verschärft es nur.« Diese Sorge ist keine Laienpanik. Wenn 3D-gestapelte FETs zwei Transistoren übereinanderlegen, verdoppelt sich die Wärmeflussdichte pro Fläche, während der Wärmeleitpfad komplexer wird – die vom unteren Transistor erzeugte Wärme muss die mittlere Isolationsschicht und den oberen Transistor durchqueren, bevor sie eine Wärmesenke erreicht.
Die technische Diskussion in den Kommentaren ging tief. mota7 wies darauf hin, dass 30–50 % des Wärmebudgets moderner Chips aus Leckströmen stammen, die mit steigender Temperatur weiter zunehmen – eine positive Rückkopplung. mrandish urteilte pessimistischer: »Ein erheblicher Teil der durch CFET gewonnenen Dichte wird wegen des Wärmeflaschenhalses möglicherweise nie praktisch nutzbar sein – es sei denn, es werden neuartige hochwärmeleitfähige Materialien gefunden.«
Es gab aber auch Gegenstimmen. juancn argumentierte, dass 3D-Stapelung die Verbindungsleitungen zwischen den Transistoren verkürzt und allein die reduzierte Signallaufzeit einen Stromverbrauchsvorteil bringe: »On-Chip-Signalverzögerung wird zunehmend zum Problem. Techniken wie Huaweis Logic Folding oder TSV-Stacking zielen genau darauf, Pfade zu verkürzen.« deepSun ergänzte noch direkter: »Wenn die Wärme hauptsächlich vom Leiterwiderstand kommt, bedeuten kürzere Pfade weniger Wärme.«
Diese Diskussionen deuten auf eine fundamentalere Frage: Wie viel der durch 3D-Stapel-FET gewonnenen Dichte lässt sich tatsächlich in höhere Chipleistung umsetzen, und wie viel wird vom Wärmeflaschenhals aufgezehrt? Samsungs 42-nm-Paper beantwortet diese Frage nicht – es ist ein »First Demonstration«-Paper, das Machbarkeit beweist, nicht Ingenieursgrenzen. Aber die Antwort auf diese Frage wird den Produktionstermin für 3D-gestapelte FETs bestimmen.
Samsung vs. TSMC: Das Rennen um den nächsten Transistor
3D-gestapelte FETs sind keine exklusive Domäne von Samsung. Der Branchenbegriff lautet CFET (Complementary FET), und TSMC hatte bereits 2023 auf dem European Technology Symposium über CFET-Forschungsergebnisse aus dem Labor berichtet. TSMC zeigte damals einen CFET-Prototyp mit 48 nm Gate-Pitch und erklärte, diese Technologie benötige »noch viele Generationen bis zur Produktionsreife«.
Samsung hat den Gate-Pitch nun auf 42 nm gedrückt und liegt damit, gemessen an TSMCs öffentlichen Ergebnissen, eine Nasenlänge vorn. Doch der Transistorwettlauf wird nie allein durch Labordaten entschieden – Produktionsausbeute, Prozessstabilität, EDA-Toolchain-Unterstützung und Kunden-Design-Ökosystem sind jeweils der längere Kampf.
Samsung hat bei der GAA-Kommerzialisierung bereits einmal einen Frühstart hingelegt. 2022 führte das Unternehmen als erstes die GAA-Architektur im 3-nm-Knoten ein, etwa drei Jahre vor TSMC (das erst mit N2 auf GAA umsteigt, Produktionsbeginn voraussichtlich zweite Jahreshälfte 2025). Doch der First-Mover-Vorteil hat sich nicht in Marktanteile übersetzt – TSMC ist bei fortgeschrittenen Prozessen in Kundenökosystem und Ausbeutekontrolle nach wie vor weit voraus. Ob das CFET-Rennen dasselbe Drehbuch wiederholt, ist derzeit schwer zu sagen.
Technologisch positioniert Samsung klar: 3D-gestapelte FETs sind die natürliche Fortsetzung von GAA, kein radikaler Neuanfang. Im Blog heißt es: »Die GAA-Architektur unterstützt von Natur aus den Übergang zur dreidimensionalen Integration. GAA-Bauelemente nutzen Nanosheet-Kanäle, die in mehreren Lagen ausgebildet werden können, und liefern damit die technische Grundlage für vertikales Stapeln und Kontrollieren von Kanälen.« Samsung verortet 3D-gestapelte FETs als nächsten Evolutionsschritt der GAA-Plattform in die dritte Dimension, ohne eine Trennlinie à la »Die GAA-Ära ist vorbei« zu ziehen.
Dieser Satz ist zugleich eine Roadmap-Ansage: Samsung signalisiert der Branche, dass man für das CFET-Zeitalter mit dem gesamten GAA-Prozess-Know-how gerüstet ist.
Das Mooresche Gesetz atmet noch
Es gibt eine Klasse technischen Fortschritts, deren Bedeutung darin liegt zu beweisen, dass etwas, das man zuvor für »vielleicht möglich« hielt, tatsächlich möglich ist.
Die erste Demonstration von 3D-gestapelten FETs bei 42 nm Gate-Pitch gehört in diese Kategorie. Sie bedeutet nicht, dass der Chip in deinem Smartphone nächstes Jahr plötzlich doppelt so schnell ist – Produktionstermine, Ausbeute, Wärmeableitung, EDA-Toolchain – jedes dieser Themen braucht Jahre. Aber sie bedeutet: Als die planare CMOS-Skalierung endgültig an ihre physikalische Grenze stieß, war der Weg nach oben gangbar. Dreifach-Nanosheets, MDI-Isolation, 42 nm Gate-Pitch – diese drei Begriffe zusammen bilden eine der besten Halbleiter-Ingenieurserklärungen des Jahres 2026.
Vom FinFET über GAA bis zum 3D-gestapelten FET – die Körpergröße des Transistors ist stetig gewachsen. Das Mooresche Gesetz hat eine neue Überlebensform gefunden: Es geht nicht mehr nur darum, »kleinere Dinge zu machen«, sondern darum, »auf kleinerem Grund höhere Gebäude zu errichten«.
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