Transistores que crecen hacia arriba: Samsung lleva el FET 3D a 42 nm
Eres ingeniero de implementación física en una empresa de diseño de chips. Son las dos de la madrugada. La herramienta de EDA acaba de terminar la última ronda de place & route y la pantalla muestra una utilización del 92%. Pero sabes perfectamente que en el 8% restante no cabe ni una célula estándar más. Los transistores n y p están ya pegados cara a cara; un paso más y el crosstalk y las fugas se comerán todo el margen de timing.
El plano ha tocado fondo.
No es un problema de un solo nodo. En los últimos cincuenta años, la Ley de Moore ha seguido una lógica constante: hacer los transistores más pequeños, reducir las distancias, meter más dispositivos en la misma superficie. Pero desde el FinFET hasta el GAA (Gate-All-Around), cada salto de arquitectura ha sido en realidad un ejercicio de equilibrio entre «control de la puerta sobre el canal» y «seguir encogiendo las dimensiones físicas». Y cuando el paso de puerta se mide ya en decenas de nanómetros, la propia disposición tradicional del CMOS —transistor n y transistor p, uno al lado del otro, en el mismo plano— se ha convertido en el nuevo cuello de botella.
Del 14 al 18 de junio de 2026 se celebró en Estados Unidos el VLSI Symposium. El centro de investigación de semiconductores de Samsung Electronics presentó allí un artículo con un título kilométrico, como mandan los cánones académicos: «First Demonstration of 3D Stacked FETs at Gate Pitch of 42 nm Featuring Triple Stacked Nanosheet Channels for Advanced Logic Applications». Pero bajo esa retahíla se esconde una respuesta brutalmente simple: si ya no cabe en el plano, construye hacia arriba.
De la casa baja al rascacielos: las cuatro eras del transistor
Para entender lo que Samsung ha mostrado, conviene repasar por dónde ha pasado la arquitectura del transistor.
El FET planar fue la forma original. La puerta reposa sobre un plano y controla el paso de corriente por el canal desde un solo lado. La ventaja: proceso sencillo. La desventaja: al acortar el canal, el control de la puerta se desploma y las fugas pasan de «tolerables» a «inaceptables».
El FinFET fue la primera incursión tridimensional. El canal se levanta del plano formando una aleta delgada (fin) y la puerta envuelve tres de sus caras, multiplicando el control. Intel lo estrenó comercialmente en su nodo de 22 nm en 2011 y toda la industria lo siguió. El FinFET aguantó más de una década, hasta los 5 nm y 4 nm.
El GAA (Gate-All-Around) es el segundo paso. En el FinFET, la puerta cubre tres caras, pero la cara inferior sigue pegada al sustrato: el control no es realmente «total». El GAA convierte el canal en haces horizontales de nanoláminas (nanosheets) y la puerta los envuelve completamente, por los cuatro costados. Samsung fue el primero en comercializar GAA, en su nodo de 3 nm en 2022; TSMC lo introdujo en su nodo N2 en 2025.
El FET 3D apilado es el tercer paso, y es exactamente lo que Samsung llevó al VLSI 2026. Ya no se trata de apilar canales, sino de apilar verticalmente el transistor n y el transistor p. En una disposición tradicional, una puerta lógica CMOS necesita un n-FET y un p-FET colocados lado a lado; en el FET 3D apilado se convierten en vecinos de arriba y abajo. La misma función lógica, en la mitad de superficie de silicio.
El blog oficial de Samsung recurre a una analogía urbanística muy acertada: cuando el suelo urbano se agota, los urbanistas no reducen infinitamente la distancia entre edificios; empiezan a construir rascacielos. Los transistores en un chip se enfrentan exactamente al mismo dilema.
Paso de puerta de 42 nm: la ingeniería detrás del número
Visto aisladamente, 42 nm puede no impresionar: TSMC y Samsung ya usan pasos de puerta más pequeños en sus nodos GAA de producción. Pero aquí el número significa otra cosa.
Primero, es el paso de puerta más pequeño jamás demostrado en una arquitectura FET 3D apilada. El CFET (Complementary FET, nombre genérico que la industria da al FET 3D apilado) que Intel presentó en IEDM 2023 tenía un paso de puerta de 45 nm. Samsung lo ha reducido a 42 nm: 3 nm de ventaja. En semiconductores, 3 nm es distancia suficiente para ir un paso por delante.
Segundo, Samsung ha usado canales de nanoláminas con triple apilamiento (triple-stacked nanosheet channels): cada uno de los dos transistores contiene tres niveles de nanoláminas, lo que suma seis canales verticales en total. Es la mayor cantidad de nanoláminas demostrada hasta ahora en un FET 3D apilado. Cuantas más capas de canal, mayor corriente de drive por unidad de superficie; pero mantener la calidad cristalina y la uniformidad dimensional entre capas es proporcionalmente más difícil.
Tercero, el artículo obtuvo el premio al mejor artículo del VLSI 2026 con una puntuación de 8,29/10, entre más de 1.000 propuestas, y fue seleccionado para los destaques técnicos y el paquete de prensa del simposio. Una cosa es el reconocimiento de los revisores y otra la viabilidad demostrable del proceso; Samsung ha conseguido ambas en este artículo.
Tres problemas de ingeniería, tres soluciones
En su blog, Samsung reduce los desafíos de ingeniería del FET 3D apilado a tres, y la forma de plantearlos ya dice mucho, porque explica por qué nada de esto es sencillo.
Uno: la corriente no puede encogerse. Apilar dos transistores ahorra área, pero si el canal es demasiado estrecho, la corriente de drive no basta y la velocidad de conmutación se resiente. La solución de Samsung son las nanoláminas en triple apilamiento: tres canales en paralelo, misma anchura efectiva de canal, mucha menos ocupación en planta. El apilamiento cumple aquí un doble papel: ahorrar área y mantener las prestaciones.
Dos: la calidad del cristal debe ser uniforme entre capas. En una estructura multicapa de nanoláminas, cualquier defecto cristalino o desviación de espesor en una sola capa desequilibra el reparto de corriente: unas capas se sobrecargan, otras se quedan ociosas, y el rendimiento global se degrada. Samsung demostró en el artículo una optimización precisa del crecimiento epitaxial, logrando canales de silicio cristalino con una uniformidad de espesor excepcional y prácticamente libres de defectos.
Tres: hace falta insonorizar el edificio. Al apilar verticalmente el n-FET y el p-FET, la proximidad física extrema introduce riesgos de acoplamiento parásito. Samsung ha introducido una capa llamada Middle Dielectric Isolation (MDI), un aislamiento dieléctrico intermedio que separa eléctricamente los dos transistores de forma completa. El grosor y la posición del MDI deben ser extremadamente precisos: demasiado fino y no aísla; demasiado grueso y compromete la formación de la puerta del transistor superior. El blog de Samsung reconoce que la importancia del MDI es «equiparable a la de la propia tecnología de apilamiento».
El calor: lo que más preocupa en los comentarios de HN
El artículo y el blog de Samsung hablan de «cómo fabricarlo». Pero en Hacker News la ansiedad se concentró en otra pregunta: el calor.
El comentario más votado, de RicoElectrico, lo planteó sin rodeos: «¿Y la disipación térmica? El problema número uno de los chips actuales es el calor; más densidad solo lo empeorará». No es una preocupación de aficionado. El FET 3D apilado duplica la densidad de potencia por unidad de superficie, y la ruta de evacuación del calor se complica: el calor generado en el transistor inferior tiene que atravesar la capa de aislamiento intermedio y el transistor superior antes de llegar a la estructura de refrigeración.
El debate técnico en los comentarios fue profundo. mota7 recordó que entre el 30% y el 50% del presupuesto térmico de un chip moderno proviene de las corrientes de fuga, y que estas empeoran al aumentar la temperatura: un bucle de realimentación positiva. mrandish fue aún más pesimista: «Una parte significativa de la ganancia de densidad del CFET podría ser inaprovechable en la práctica por el cuello de botella térmico, salvo que aparezcan nuevos materiales de alta conductividad».
Pero también hubo voces discordantes. juancn argumentó que el apilamiento 3D acorta las interconexiones entre transistores, y reducir el tiempo de propagación de las señales ya es en sí mismo una optimización del consumo: «El retardo de propagación de las señales on-chip se está convirtiendo en un problema; técnicas como el Logic Folding de Huawei o el apilamiento TSV atacan el problema precisamente desde el acortamiento de rutas». El comentario de deepSun fue aún más directo: «Si el calor viene sobre todo de la resistencia de los conductores, rutas más cortas significan menos calor».
Toda esta discusión apunta a la pregunta de fondo: ¿qué fracción de la ganancia de densidad del FET 3D apilado se traducirá realmente en mayor rendimiento del chip, y qué fracción se la comerá el cuello de botella térmico? El artículo de los 42 nm de Samsung no responde a esto: es un artículo de «primera demostración», que prueba viabilidad, no límites de ingeniería. Pero la respuesta determinará el calendario de producción en volumen del FET 3D apilado.
Samsung vs. TSMC: la carrera por el transistor de nueva generación
El FET 3D apilado no es un camino en solitario de Samsung. El nombre genérico de la industria es CFET (Complementary FET), y TSMC ya había desvelado en 2023, durante su Simposio Tecnológico Europeo, resultados de laboratorio con CFET. TSMC mostró entonces un prototipo con paso de puerta de 48 nm y advirtió de que «esta tecnología necesitará muchas generaciones antes de llegar a producción».
Samsung ha llevado ahora el paso de puerta a 42 nm: sobre el papel, un cuerpo de ventaja frente a los datos públicos de TSMC. Pero la competición en transistores nunca se ha decidido solo en el laboratorio: el yield en producción, la estabilidad del proceso, el soporte del ecosistema EDA, el ecosistema de diseño de los clientes… cada una de esas batallas es más larga que la anterior.
Samsung ya se adelantó una vez en la comercialización del GAA. En 2022 estrenó la arquitectura GAA en su nodo de 3 nm, con unos tres años de ventaja sobre TSMC (que no migró a GAA hasta el N2, previsto para la segunda mitad de 2025). Pero aquella ventaja no se tradujo en cuota de mercado: TSMC sigue dominando abrumadoramente en ecosistema de clientes y control de yield en nodos avanzados. ¿Repetirá la competición del CFET el mismo guion? Es pronto para saberlo.
Desde el punto de vista de la hoja de ruta, el posicionamiento de Samsung es nítido: el FET 3D apilado es una extensión natural del GAA, no una ruptura. El blog lo dice así: «La arquitectura GAA admite de forma natural la transición hacia la integración tridimensional. Los dispositivos GAA utilizan canales de nanoláminas que pueden formarse en múltiples capas, proporcionando la base técnica para el apilamiento vertical y el control del canal». Samsung presenta el FET 3D apilado como el siguiente paso evolutivo de la plataforma GAA hacia la tercera dimensión, sin dibujar una línea de «fin de la era GAA».
El párrafo es, al mismo tiempo, una declaración de hoja de ruta: Samsung le dice a la industria que ya tiene lista la herencia de proceso del GAA para la era CFET.
La Ley de Moore sigue respirando
Hay una clase de avance tecnológico cuyo valor no está en lo que entrega mañana, sino en demostrar que algo que se consideraba «quizá posible» realmente lo es.
La primera demostración de un FET 3D apilado con paso de puerta de 42 nm pertenece a esa clase. No significa que el chip de tu móvil vaya a ser el doble de rápido el año que viene: el calendario de producción, el yield, la disipación térmica y el ecosistema EDA necesitarán años. Pero sí significa una cosa: cuando el escalado planar del CMOS se ha estrellado por fin contra el muro físico, construir hacia arriba es un camino viable. Triple nanolámina, aislamiento MDI, paso de puerta de 42 nm: tres palabras que juntas componen una de las mejores declaraciones de ingeniería de semiconductores de 2026.
Del FinFET al GAA, y del GAA al FET 3D apilado, la estatura del transistor no ha dejado de crecer. La Ley de Moore ha cambiado de estrategia: ya no se trata de «hacer cosas más pequeñas», sino de «levantar edificios más altos sobre solares más pequeños».
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