무어의 법칙, 이번엔 위로 간다: 삼성 3D 적층 FET

June 24, 2026

삼성3D-FET반도체트랜지스터

데이터 소스：Samsung Semiconductor + HN

무어의 법칙, 이번엔 위로 간다: 삼성 3D 적층 FET

당신은 칩 설계 회사의 물리 구현 엔지니어다. 새벽 2시, EDA 툴이 최신 배치배선을 끝냈고, 화면의 셀 활용률은 92%에서 멈췄다. 하지만 당신은 안다. 남은 8% 면적에 다음 표준 셀 묶음을 절대 밀어넣을 수 없다는 걸. n형과 p형 트랜지스터는 이미 서로 숨결이 닿을 만큼 붙어 있다. 여기서 한 걸음만 더 좁히면, 크로스토크와 누설 전류가 타이밍 마진을 전부 집어삼킬 것이다.

평면 배치는 한계에 도달했다.

이건 한 공정 노드만의 문제가 아니다. 지난 50년 동안 무어의 법칙을 떠받친 논리는 단순했다. 트랜지스터를 작게 만들고, 피치를 좁히고, 같은 실리콘 땅에 더 많은 소자를 때려넣는 것. 그런데 FinFET에서 GAA(Gate-All-Around)로 넘어오는 과정은 본질적으로 ‘게이트가 채널을 얼마나 잘 통제하느냐’와 ‘물리적 크기를 얼마나 더 줄이느냐’ 사이의 줄타기였다. 그리고 게이트 피치가 수십 나노미터까지 내려오자, 전통적인 CMOS 배치 방식 — n형과 p형 트랜지스터를 같은 평면에 어깨 나란히 두는 구조 — 그 자체가 새로운 병목이 됐다.

2026년 6월 14일부터 18일까지 VLSI 심포지엄이 미국에서 열렸다. 삼성전자 반도체연구소는 이 자리에서 논문 한 편을 발표했다. 제목은 학계 특유의 숨 막히게 긴 이름이다: “First Demonstration of 3D Stacked FETs at Gate Pitch of 42 nm Featuring Triple Stacked Nanosheet Channels for Advanced Logic Applications.” 하지만 그 긴 제목이 감춘 해법은 의외로 단순하다. 평면이 꽉 찼으면, 위로 쌓으면 된다.

단층에서 고층으로: 트랜지스터 아키텍처의 네 가지 진화

삼성이 이번에 보여준 성과를 제대로 이해하려면, 트랜지스터 아키텍처가 어떤 길을 걸어왔는지 먼저 짚어야 한다.

**평면 FET(Planar FET)**는 원조다. 게이트가 평면에 누워 한 방향에서만 채널의 on/off를 통제한다. 장점은 공정이 단순하다는 것, 단점은 채널 길이가 짧아질수록 게이트의 통제력이 급격히 떨어진다는 점이다. 누설 전류가 ‘참을 만한 수준’에서 ‘용납할 수 없는 수준’으로 바뀌는 순간, 평면 FET의 한계는 분명해졌다.

FinFET은 처음으로 3차원에 손을 뻗은 아키텍처다. 채널을 평면에서 수직으로 세워 얇은 지느러미(fin) 모양으로 만들고, 게이트가 이 지느러미를 삼면에서 감싸면서 통제력이 비약적으로 개선됐다. 인텔이 2011년 22nm에서 FinFET을 최초 상용화했고, 이후 업계 전체가 그 뒤를 따랐다. FinFET은 10년 넘게 현역으로 뛰며 5nm, 4nm 노드까지 버텨냈다.

**GAA(Gate-All-Around)**는 두 번째 도약이다. FinFET에서 게이트는 지느러미의 세 면을 감싸지만, 바닥면은 여전히 기판에 닿아 있다. 말 그대로 ‘완전 포위’는 아니다. GAA는 채널을 여러 가닥의 수평 나노시트(nanosheet)로 만들고, 게이트가 각 나노시트를 사방에서 완전히 감싼다. 삼성은 2022년 3nm 노드에서 GAA를 최초로 상용화했고, TSMC는 2025년 N2 노드에서 GAA로 전환했다.

3D 적층 FET는 세 번째 도약 — 그리고 삼성이 VLSI 2026에서 공개한 것이 바로 이것이다. 이제는 채널만 쌓는 게 아니다. n형 트랜지스터와 p형 트랜지스터를 수직으로 포개는 것이다. 기존 CMOS 논리 게이트 하나는 n-FET 하나와 p-FET 하나를 나란히 배치해야 했다. 3D 적층 FET에서는 이 둘이 위층과 아래층 관계로 바뀐다. 똑같은 논리 기능인데, 차지하는 칩 면적은 절반으로 줄어든다.

삼성 공식 블로그는 적절한 비유를 들었다. 도시에 쓸 땅이 부족해지면, 도시계획가는 건물 사이 간격을 무한정 좁히는 대신 고층 건물을 올리기 시작한다. 칩 위의 트랜지스터도 정확히 똑같은 딜레마에 처해 있다.

42nm 게이트 피치: 숫자 뒤에 숨은 공학

42nm라는 숫자만 딱 보면 별것 아닌 것 같을 수 있다. TSMC와 삼성의 GAA 양산 노드는 이미 더 작은 게이트 피치로 돌아가고 있으니까. 하지만 여기서 42nm가 의미하는 바는 완전히 다르다.

첫째, 이건 3D 적층 FET 아키텍처에서 달성한 가장 작은 게이트 피치다. 앞서 인텔이 IEDM 2023에서 선보인 CFET(Complementary FET, 3D 적층 FET의 업계 표준 명칭)의 게이트 피치는 45nm였다. 삼성은 이걸 42nm까지 밀어붙여 인텔의 기록을 넘어섰다. 반도체 세계에서 3nm 차이는 한 회사가 한 발짝 앞서기에 충분한 격차다.

둘째, 삼성은 이번에 삼중 적층 나노시트 채널(triple-stacked nanosheet channels)을 사용했다. 위아래 트랜지스터 각각에 나노시트 3층씩, 총 6개 층의 채널이 수직으로 포개져 있다. 3D 적층 FET 분야에서 지금까지 시연된 것 중 가장 많은 나노시트 층수다. 채널 층이 늘어날수록 단위 면적이 감당할 수 있는 구동 전류는 커진다. 하지만 동시에, 층마다 결정 품질과 두께를 균일하게 유지하는 난이도도 치솟는다.

셋째, 이 논문은 1,000건 이상의 투고 가운데 8.29/10의 심사 점수로 VLSI 2026 최우수 논문에 뽑혔고, 심포지엄 공식 기술 하이라이트와 언론 보도자료 패키지에 포함됐다. 심사위원이 알아보는 것과 실제 공정에서 구현할 수 있는 것은 별개의 문제다. 삼성은 이번 논문에서 그 두 가지를 동시에 증명했다.

세 가지 공학 난제, 세 가지 해법

삼성은 블로그에서 3D 적층 FET 앞에 놓인 공학적 도전 과제를 세 가지로 정리했다. 정리 방식 자체가 시사하는 바가 크다. ‘왜 이게 만만한 일이 아닌지’를 스스로 설명하는 구조이기 때문이다.

첫째, 전류가 흐르는 길이 좁아져선 안 된다. 트랜지스터 두 개를 수직으로 쌓으면 면적은 아끼지만, 채널 폭이 너무 좁으면 구동 전류가 모자라서 스위칭 속도가 느려진다. 삼성이 내놓은 답은 삼중 적층 나노시트다. 세 겹의 채널을 병렬로 연결해 등가 채널 폭은 그대로 유지하면서, 점유 면적만 크게 줄였다. 적층은 여기서 두 가지 임무를 동시에 수행한다. 면적 절약과 성능 유지.

둘째, 모든 층에서 결정 품질이 균일해야 한다. 나노시트가 여러 층으로 쌓인 구조에서는 단 한 층에만 격자 결함이나 두께 편차가 생겨도, 층별 전류 분배가 불균일해진다. 어떤 층은 과부하가 걸리고, 어떤 층은 놀고, 전체 성능은 떨어진다. 삼성은 논문에서 에피택셜 성장(epitaxial growth) 공정의 정밀 최적화를 통해, 층 전체에 걸쳐 높이 균일도가 뛰어나고 결함이 거의 없는 실리콘 결정 채널을 확보했다고 밝혔다.

셋째, 위층과 아래층 사이에 차음이 필요하다. n-FET과 p-FET을 수직으로 포개면, 두 소자 간 물리적 거리가 극도로 가까워지면서 기생 커플링 위험을 무시할 수 없게 된다. 삼성은 MDI(Middle Dielectric Isolation), 즉 중간 유전체 분리층을 도입해 위아래 트랜지스터를 전기적으로 완전히 갈라놓았다. MDI의 두께와 위치는 철저히 정밀해야 한다. 너무 얇으면 분리가 덜 되고, 너무 두꺼우면 위층 트랜지스터의 게이트 구조 형성을 방해한다. 삼성은 블로그에서 MDI의 중요성이 적층 기술 자체와 “동등하게 결정적”이라고 인정했다.

발열: HN 댓글에서 가장 뜨거웠던 주제

삼성의 논문과 블로그는 모두 ‘어떻게 만들었는가’에 초점을 맞추고 있다. 하지만 Hacker News 댓글란을 달군 가장 큰 불안은 따로 있었다. 바로 열이다.

RicoElectrico라는 사용자의 댓글이 가장 높은 추천을 받았다. “발열은 어떻게 하죠? 현대 칩의 최대 골칫거리는 열이고, 집적도가 올라갈수록 문제는 더 심각해집니다.” 이 걱정은 문외한의 호들갑이 아니다. 3D 적층 FET는 트랜지스터 두 개를 수직으로 쌓으면서 단위 면적당 열 유속이 두 배로 뛰는데, 열이 빠져나갈 경로는 오히려 더 복잡해진다. 아래층 트랜지스터에서 발생한 열은 중간 분리층과 위층 트랜지스터를 모두 뚫고 올라가야 겨우 방열 구조에 닿을 수 있다.

댓글의 기술 토론은 꽤 깊이 들어갔다. mota7은 최신 칩의 열 예산 중 30~50%가 누설 전류(leakage current)에서 비롯되며, 누설 전류는 온도가 올라갈수록 더 커진다고 지적했다. 말하자면 양의 피드백 루프다. mrandish의 결론은 더 어두웠다. “CFET이 가져다줄 밀도 이득 중 상당 부분이 방열 병목 때문에 실제 성능으로 이어지지 못할 가능성이 크다. 새로운 고열전도 소재가 나오지 않는 한.”

하지만 반론도 만만치 않았다. juancn은 3D 적층이 트랜지스터 사이의 배선 길이를 단축시키고, 신호 전파 시간이 줄어드는 것 자체가 전력 최적화 효과를 낸다고 주장했다. “온칩 신호 전파 지연이 점점 문제가 되고 있다. 화웨이의 로직 폴딩(Logic Folding)이나 TSV 적층 같은 기술들도 다 경로 단축이라는 방향에서 접근하고 있다.” deepSun의 댓글은 더 직설적이다. “열의 주범이 도체 저항이라면, 경로가 짧아지면 열도 줄어든다.”

이 논의들은 더 근본적인 질문을 향하고 있다. 3D 적층 FET가 가져올 밀도 향상 중 실제 칩 성능 개선으로 이어질 부분은 얼마이고, 방열 병목에 잡아먹힐 부분은 얼마인가? 삼성의 42nm 논문은 이 질문에 답하지 않는다. 어디까지나 ‘최초 시연’ 논문이기 때문이다. 입증한 것은 가능성이지, 공학적 한계가 아니다. 하지만 바로 이 질문의 답이 3D 적층 FET의 양산 시계를 결정할 것이다.

삼성 vs TSMC: 차세대 트랜지스터를 향한 로드맵 경쟁

3D 적층 FET는 삼성만의 길이 아니다. 업계 표준 명칭은 CFET(Complementary FET)이고, TSMC는 이미 2023년 유럽 기술 심포지엄에서 자사 연구실의 CFET 성과를 공개한 바 있다. 당시 TSMC가 내놓은 것은 48nm 게이트 피치의 CFET 프로토타입이었고, 이 기술이 “실제 양산까지는 아직 여러 세대가 필요하다”고 밝혔다.

삼성은 이제 게이트 피치를 42nm까지 끌어올려 공개된 TSMC 성과를 숫자로 앞질렀다. 하지만 트랜지스터 경쟁은 연구실 데이터만으로 승부가 나지 않는다. 양산 수율, 공정 안정성, EDA 툴체인 지원, 고객 설계 생태계 — 이 모든 것이 더 길고 지난한 싸움이다.

삼성은 GAA 상용화에서 이미 한 번 기선을 제압한 경험이 있다. 2022년 3nm 노드에서 GAA 아키텍처를 가장 먼저 도입해 TSMC보다 약 3년 앞섰다(TSMC는 N2 노드에서야 GAA로 전환했고, 2025년 하반기 양산 예정). 하지만 선발 주자의 우위는 시장 점유율로 이어지지 않았다. TSMC는 첨단 공정의 고객 생태계와 수율 관리에서 여전히 압도적 우위를 지키고 있다. CFET 경쟁이 같은 각본을 되풀이할지는 아직 아무도 모른다.

기술 로드맵이라는 관점에서 보면, 삼성의 포지셔닝은 명확하다. 3D 적층 FET는 GAA의 자연스러운 연장선이지, 새로운 출발선이 아니다. 삼성은 블로그에서 이렇게 썼다. “GAA 아키텍처는 태생적으로 3차원 집적을 향한 전환을 뒷받침한다. GAA 소자는 여러 층으로 형성 가능한 나노시트 채널을 사용하므로, 수직 적층과 채널 제어를 위한 기술적 토대가 이미 마련되어 있다.” 3D 적층 FET를 GAA 플랫폼이 세 번째 차원으로 나아가는 다음 진화 단계로 자리매김한 것이다. ‘GAA 시대의 종말’ 같은 선은 긋지 않았다.

이 문장은 동시에 로드맵 선언이기도 하다. 삼성은 업계를 향해 이렇게 말하고 있는 셈이다. 우리에겐 CFET 시대를 준비할 GAA 공정의 축적이 이미 갖춰져 있다.

무어의 법칙은 아직 숨을 쉰다

기술 진보 중에는 이런 종류가 있다. 이전까지 ‘어쩌면 될지도 모른다’고 여겨졌던 무언가가, 실제로 된다는 것을 보여주는 데서 의미가 태어나는 진보.

42nm 게이트 피치에서의 3D 적층 FET 첫 시연은 바로 그런 종류에 속한다. 내년에 스마트폰 칩이 갑자기 두 배 빨라진다는 뜻이 아니다. 양산 일정, 수율, 방열, EDA 툴체인 — 이 모든 걸 해결하는 데는 수년이 더 필요하다. 하지만 이것만은 증명됐다. 평면 CMOS 스케일링이 마침내 물리적 한계에 다다랐을 때, 위로 쌓아 올리는 길은 열려 있다는 사실을.

삼중 나노시트, MDI 분리, 42nm 게이트 피치 — 이 세 단어가 모여 2026년 최고의 반도체 공학 선언 중 하나를 완성했다. FinFET에서 GAA로, 그리고 3D 적층 FET로. 트랜지스터의 키는 계속 자라고 있고, 무어의 법칙은 생존 방식을 바꿨다. 더 이상 ‘더 작게 만드는 것’이 아니라, ‘더 좁은 땅에 더 높은 건물을 올리는 것’이다.

이 글의 소재는 공개된 정보와 커뮤니티 논의에서 가져왔습니다. 이 주제에 대해 더 깊은 직접 경험이 있으시다면, 글의 부족한 점을 알려주시기 바랍니다.

References（2）