Samsung et le transistor qui pousse vers le ciel : la 3D empilée arrive
Vous êtes ingénieur en implémentation physique dans une société de conception de puces. Deux heures du matin, l’outil EDA vient de terminer le dernier placement-routing. L’écran affiche 92 % de taux d’utilisation — mais vous savez que les 8 % restants ne pourront pas accueillir la prochaine cellule standard. Les transistors n et p sont déjà collés l’un à l’autre ; un pas de plus, et le crosstalk et les courants de fuite dévoreront la dernière marge temporelle.
La limite du plan est atteinte.
Ce n’est pas l’histoire d’un nœud technologique. Depuis cinquante ans, la logique de la loi de Moore se résume à la même recette : réduire le transistor, resserrer les espacements, entasser plus de dispositifs dans la même surface. Mais du FinFET au GAA (Gate-All-Around), chaque saut d’architecture s’est joué sur un compromis entre le contrôle électrostatique de la grille et la réduction continue des dimensions physiques. Quand le pas de grille tombe à quelques dizaines de nanomètres, le simple agencement planaire du CMOS — un transistor n et un transistor p côte à côte — devient lui-même le goulet d’étranglement.
Du 14 au 18 juin 2026 se tenait le symposium VLSI aux États-Unis. Samsung Electronics Semiconductor R&D y a présenté un article au titre fleuve, typique du genre : « First Demonstration of 3D Stacked FETs at Gate Pitch of 42 nm Featuring Triple Stacked Nanosheet Channels for Advanced Logic Applications ». Mais sous l’enfilade académique, une réponse limpide : si le plan est saturé, on construit vers le haut.
Du bungalow à la tour : quatre âges du transistor
Pour mesurer la portée de cette annonce, un bref rappel d’architecture.
Le transistor planaire (Planar FET) est la forme originelle. La grille repose dans le plan et contrôle le canal par une seule face. Simple à fabriquer, mais à mesure que le canal raccourcit, le contrôle électrostatique s’effondre — la fuite passe de « tolérable » à « rédhibitoire ».
Le FinFET est le premier emprunt à la troisième dimension. Le canal se dresse verticalement en une fine ailette (fin), et la grille l’enveloppe sur trois faces. Intel l’a introduit commercialement en 2011 au nœud 22 nm, toute l’industrie a suivi. Le FinFET a tenu plus de dix ans, jusqu’aux nœuds 5 nm et 4 nm.
Le GAA (Gate-All-Around) est la deuxième étape. Dans un FinFET, la grille entoure l’ailette sur trois faces, mais la face inférieure reste collée au substrat — le contrôle n’est pas vraiment « intégral ». Le GAA transforme le canal en un faisceau de nano-feuilles (nanosheets) horizontales, que la grille enveloppe entièrement sur leurs quatre faces. Samsung a commercialisé le GAA le premier, au nœud 3 nm en 2022 ; TSMC l’introduit en N2 en 2025.
Le transistor 3D empilé (3D Stacked FET) est la troisième étape — celle que Samsung a montrée à VLSI 2026. Il ne se contente plus d’empiler les canaux : il empile verticalement le transistor n et le transistor p. Dans une cellule CMOS classique, une porte logique a besoin d’un n-FET et d’un p-FET placés côte à côte. Dans le 3D Stacked FET, ils sont l’un au-dessus de l’autre. Même fonction logique, surface occupée divisée par deux.
Samsung file une métaphore d’urbaniste : quand le terrain vient à manquer, on ne réduit pas indéfiniment l’espacement entre les immeubles — on construit en hauteur. Les transistors d’une puce sont confrontés au même mur.
42 nm de pas de grille : l’exploit derrière le chiffre
Pris isolément, « 42 nm » pourrait sembler banal — TSMC et Samsung produisent déjà en GAA à des pas de grille inférieurs. Mais la signification est autre.
D’abord, c’est le pas de grille le plus serré jamais démontré sur une architecture 3D Stacked FET. En 2023, Intel avait dévoilé à l’IEDM un CFET (Complementary FET, nom générique de la filière) à 45 nm. Samsung descend à 42 nm, soit 3 nm de mieux qu’Intel. Dans le semi-conducteur, 3 nm d’écart sur le pas de grille, c’est de quoi revendiquer une longueur d’avance.
Ensuite, Samsung utilise une triple nanosheet — les deux transistors superposés comportent chacun trois couches de nano-feuilles, soit six canaux verticaux empilés au total. C’est le plus grand nombre de nanosheets jamais montré en 3D Stacked FET. Plus on empile de canaux, plus le courant de pilotage par unité de surface augmente — mais plus il devient difficile de maintenir l’uniformité cristalline et dimensionnelle d’une couche à l’autre.
Enfin, l’article a obtenu un score d’évaluation de 8,29/10 parmi plus de 1 000 soumissions, remportant le prix du meilleur article VLSI 2026 et figurant dans les technical highlights officiels et le dossier presse du symposium. Obtenir la reconnaissance des pairs et démontrer la faisabilité industrielle sont deux choses différentes ; Samsung a réussi les deux dans un seul papier.
Trois défis d’ingénierie, trois solutions
Le blog de Samsung structure les obstacles techniques du 3D Stacked FET en trois problèmes — une manière de dire « voici pourquoi ce n’est pas simple ».
Premier défi : ne pas étrangler le courant. Empiler deux transistors fait gagner de la surface, mais si les canaux sont trop étroits, le courant de pilotage chute et la vitesse de commutation s’effondre. La réponse de Samsung, c’est la triple nanosheet : trois canaux en parallèle, largeur effective équivalente, empreinte au sol divisée. L’empilement remplit ici deux fonctions : gain de surface et maintien des performances.
Deuxième défi : la qualité cristalline doit être homogène couche à couche. Dans une structure multi-nanosheets, le moindre défaut cristallin ou écart d’épaisseur déséquilibre la distribution du courant entre les couches — certaines surchargées, d’autres sous-utilisées, performance globale dégradée. Samsung montre dans l’article une optimisation fine de la croissance épitaxiale, obtenant des canaux en silicium quasi exempts de défauts et d’une remarquable uniformité inter-couche.
Troisième défi : isoler les deux étages. Empiler un n-FET et un p-FET verticalement crée une proximité physique extrême, et donc un risque de couplage parasite. Samsung introduit une couche baptisée MDI (Middle Dielectric Isolation), qui sépare électriquement les deux transistors. L’épaisseur et la position du MDI exigent une précision drastique : trop fin, l’isolation est insuffisante ; trop épais, la formation de la grille du transistor supérieur est compromise. Samsung reconnaît que « l’importance du MDI est comparable à celle de la technologie d’empilement elle-même ».
La chaleur : la grande angoisse des commentaires HN
L’article et le blog Samsung expliquent surtout comment c’est fait. Mais la communauté HN s’est focalisée sur un autre problème : la chaleur.
Le commentaire de RicoElectrico, le plus voté : « Et la dissipation thermique ? Le problème numéro un des puces aujourd’hui, c’est la chaleur ; une densité plus élevée ne fera qu’empirer les choses. » Ce n’est pas une inquiétude de profane. Le 3D Stacked FET double le flux thermique par unité de surface en superposant deux transistors, tout en complexifiant le chemin d’évacuation de la chaleur — celle du transistor inférieur doit traverser l’isolant intermédiaire et le transistor supérieur avant d’atteindre le dissipateur.
La discussion technique va loin. mota7 rappelle que 30 à 50 % du budget thermique d’une puce moderne provient des courants de fuite — et que les courants de fuite augmentent avec la température, enclenchant une boucle de rétroaction positive. mrandish est plus sombre : « Une part significative des gains de densité du CFET risque d’être inexploitable à cause du mur thermique, sauf à découvrir de nouveaux matériaux à haute conductivité thermique. »
Quelques voix discordantes. juancn fait valoir que l’empilement 3D raccourcit les interconnexions entre transistors, et que la réduction du temps de propagation du signal constitue en elle-même une optimisation de puissance : « Le délai de propagation on-chip devient un problème, et le Logic Folding de Huawei ou l’empilement TSV attaquent tous le même front : raccourcir les chemins. » deepSun conclut plus radicalement : « Si la chaleur vient surtout de la résistance des conducteurs, des chemins plus courts produisent moins de chaleur. »
Ces échanges pointent une question plus fondamentale : sur les gains de densité annoncés du 3D Stacked FET, quelle part pourra réellement se convertir en performance puce, et quelle part sera absorbée par le mur thermique ? L’article de Samsung ne répond pas à cette question — c’est une « première démonstration », qui prouve la faisabilité, pas les limites de l’exercice. Mais la réponse à cette question déterminera le calendrier de production en volume.
Samsung vs TSMC : la course au transistor de demain
Le 3D Stacked FET n’est pas une voie solitaire empruntée par Samsung. Le terme générique de l’industrie est CFET (Complementary FET), et TSMC avait dévoilé dès 2023, lors de son symposium technologique européen, des résultats de laboratoire sur un CFET à 48 nm de pas de grille, en précisant que cette technologie « nécessiterait encore de nombreuses générations avant d’atteindre la production de volume ».
Samsung descend aujourd’hui à 42 nm, devançant d’une longueur le dernier chiffre public de TSMC. Mais dans la course aux transistors, les données de laboratoire ne font pas tout : rendement de production, stabilité du procédé, support de la chaîne d’outils EDA, écosystème de conception client — sur tous ces fronts, la bataille est plus longue.
Samsung a déjà pris une longueur d’avance une première fois sur le GAA. En 2022, le coréen introduisait l’architecture GAA au nœud 3 nm, trois ans avant TSMC (qui ne bascule au GAA qu’en N2, second semestre 2025). Mais cette avance au démarrage ne s’est pas convertie en parts de marché — TSMC reste loin devant sur l’écosystème client et le contrôle des rendements en technologie avancée. La compétition CFET rejouera-t-elle le même scénario ? Prédiction impossible à ce stade.
Du point de vue de la feuille de route, le message de Samsung est limpide : le 3D Stacked FET n’est pas une rupture, mais le prolongement naturel du GAA. Le blog Samsung l’explicite : « L’architecture GAA est intrinsèquement adaptée à la transition vers l’intégration 3D. Les dispositifs GAA exploitent des canaux en nanosheet qui peuvent être formés en couches multiples, fournissant la base technique pour l’empilement vertical et le contrôle du canal. » Le 3D Stacked FET est présenté comme la prochaine étape évolutive de la plateforme GAA, pas comme une page qui se tourne.
Cette phrase est aussi une déclaration d’intention : Samsung fait savoir à l’industrie qu’il a capitalisé son expérience GAA pour aborder l’ère CFET.
La loi de Moore respire encore
Il y a des avancées technologiques dont le sens profond n’est pas d’améliorer quoi que ce soit tout de suite, mais de démontrer qu’une chose que l’on soupçonnait « peut-être possible » l’est effectivement.
La première démonstration d’un transistor 3D empilé à 42 nm de pas de grille appartient à cette catégorie. Elle ne signifie pas que le processeur de votre téléphone doublera de vitesse l’an prochain — calendrier de production en volume, rendement, dissipation thermique, chaîne d’outillage EDA : chaque chantier exigera des années. Mais elle signifie ceci : quand la réduction d’échelle planaire du CMOS a fini par heurter le mur de la physique, la voie qui consiste à construire vers le haut est praticable. Triple nanosheet, isolation MDI, 42 nm de pas de grille : ces trois termes accolés composent l’une des plus belles déclarations d’ingénierie du semi-conducteur en 2026.
Du FinFET au GAA, puis au 3D Stacked FET, la taille des transistors n’a cessé de croître — mais en hauteur. La loi de Moore a changé de mode de respiration. Il ne s’agit plus seulement de « faire plus petit », mais de « construire plus haut sur une parcelle plus exiguë ».
Cet article s’appuie sur des informations publiques et des discussions communautaires. Si vous avez une expérience directe sur ce sujet, vos corrections et compléments sont bienvenus.