三星が3D積層トランジスタを初披露——42nmゲートピッチ、VLSI 2026最優秀論文に
あなたはチップ設計企業の物理実装エンジニアだ。深夜2時、EDAツールが最新の配置配線を走らせ終え、画面に表示された利用率は92％——だが残り8％の面積には次のスタンダードセルがどうやっても入らないと、あなたは心の底でわかっている。n型とp型のトランジスタは既に互いの顔がくっつく距離まで詰め込まれ、これ以上近づければクロストークとリーク電流がタイミングマージンを食い尽くす。
平面配置の限界が来た。
これは一つのプロセスノードの問題ではない。過去50年、ムーアの法則を推し進める論理はおおむね同じだった。トランジスタを小さくし、ピッチを縮め、同じ面積にさらに多くのデバイスを詰め込む。しかしFinFETからGAA（Gate-All-Around）へと至るアーキテクチャ進化の本質は、いつの時代も「ゲートのチャネル制御力」と「物理寸法の継続的縮小」の均衡点を探ることだった。そしてゲートピッチが数十ナノメートル台にまで縮まった今、従来のCMOSレイアウト——n型とp型トランジスタを同じ平面上に横並びに置く——という配置そのものが、新たなボトルネックになった。
2026年6月14日から18日まで、VLSIシンポジウムが米国で開催された。三星電子半導体研究センターはこの場で論文を発表した。タイトルは学会の標準所作そのままに長い——「First Demonstration of 3D Stacked FETs at Gate Pitch of 42 nm Featuring Triple Stacked Nanosheet Channels for Advanced Logic Applications」。しかし冗長なタイトルの下にある答えは簡潔だ：平面に置けなくなったのなら、上に積め。
平屋から高層ビルへ——トランジスタアーキテクチャの四度の進化
三星の今回の発表の意味を理解するには、まずトランジスタアーキテクチャが何を経てきたかを振り返る必要がある。
**プレーナFET（Planar FET）**は最初の姿だ。ゲートが平面上に寝そべり、チャネルの導通と遮断を一方から制御する。良い点はプロセスが単純なこと、悪い点はチャネルが短くなるにつれてゲートの制御力が急降下すること——リーク電流が「許容できる」から「許容できない」に変わった。
FinFETは初めて三次元から面積を借りた。チャネルが平面から「立ち上がり」、薄いヒレ（fin）となり、ゲートが三方向からこのヒレを包み込むことで制御力が大幅に向上した。Intelが2011年の22nmノードでFinFETを初の商用化し、業界全体が追随した。FinFETは十数年持ちこたえ、5nm、4nmノードまで使われ続けた。
**GAA（Gate-All-Around）**は第二段階だ。FinFETではゲートがヒレの三面を包むが、底面は依然として基板に接している——制御は本当の意味で「全包囲」ではない。GAAはチャネルを水平ナノシートの束に加工し、ゲートが各ナノシートを四面完全に取り囲む。三星は2022年に3nmノードでGAAを世界初商用化、TSMCは2025年のN2ノードでGAAを導入した。
3DスタックFETが第三段階——三星がVLSI 2026で披露したものだ。これはもはやチャネルだけを積むのではない。n型トランジスタとp型トランジスタを垂直に重ねる。従来レイアウトでは、一つのCMOS論理ゲートに一つのn-FETと一つのp-FETを横並びに置く必要がある。3DスタックFETでは、両者は上下階の関係になる。同じ論理機能が、専有するチップ面積を半減させる。
三星の公式ブログは巧みな都市計画のアナロジーを使っている。都市の土地が足りなくなったとき、プランナーは建物の間隔を無限に狭めたりはしない——高層ビルを建て始める。チップ上のトランジスタもまったく同じ窮地に立っている。
42nmゲートピッチ——数字の背後にある工学
42nmという数字だけを見れば、大したことないと思うかもしれない——TSMCや三星のGAA量産ノードはすでにもっと小さなゲートピッチを使っている。しかし、ここでの42nmの意味はまったく異なる。
第一に、これは3DスタックFETアーキテクチャで達成された最小のゲートピッチだ。これまでIntelがIEDM 2023で発表したCFET（Complementary FET、3DスタックFETの業界共通呼称）のゲートピッチは45nmだった。三星はピッチを42nmまで詰めた——Intelの成果よりさらにコンパクトだ。半導体の世界では、3nmの差は一社をワンポジション先に押し出すに十分な差である。
第二に、三星が今回使ったのは三重スタックナノシートチャネル（triple-stacked nanosheet channels）——上下のトランジスタそれぞれが三層のナノシートを持ち、計六層のチャネルが垂直に積み重なる。これは3DスタックFET分野でこれまでに発表された最大のナノシート数だ。チャネル層が多ければ多いほど、単位面積あたりの駆動電流は大きくなる。しかし同時に、各層の間で結晶品質と寸法の均一性を保つことも難しくなる。
第三に、この論文は1000本以上の投稿の中から審査スコア8.29/10を獲得し、VLSI 2026の最優秀論文に選ばれ、シンポジウム公式の技術ハイライトとメディアニュースパックに選出された。審査員の評価とプロセスの実演可能性は別物だ。三星はこの論文でその両方をやってのけた。
三つの工学的課題と三つの解決策
三星はブログの中で、3DスタックFETが直面する工学的課題を三つに集約している——この整理の仕方自体が注目に値する。なぜなら「なぜこれが簡単でないのか」を説明しているからだ。
第一に、電流通路を細らせてはならない。 二つのトランジスタを積み重ねれば面積は節約できるが、チャネルが細すぎれば駆動電流が不足し、トランジスタのスイッチング速度が上がらない。三星の解決策は三重スタックナノシート——三層のチャネルを並列接続し、等価チャネル幅を維持したまま総占有面積を大幅に縮小する。ここでの積層は二役を同時にこなす。面積を節約し、かつ性能も維持する。
第二に、結晶品質が全層で均一でなければならない。 多層ナノシート構造では、どれか一層でも格子欠陥や厚みのばらつきが生じると、各層間の電流分配が不均一になる——過負荷になる層もあれば、遊休する層も出てきて、全体性能が劣化する。三星は論文の中で、エピタキシャル成長プロセスの精密最適化により、層間で高さが均一で、ほぼ無欠陥のシリコン結晶チャネルを実現したことを示した。
第三に、上下階の間に防音壁が必要だ。 n-FETとp-FETを垂直に重ねた後、両者が極めて近い物理距離にあることが寄生的な結合のリスクを生む。三星はMiddle Dielectric Isolation（MDI）と呼ばれる中間誘電体分離層を導入し、上下のトランジスタを電気的に完全に隔離した。MDIの厚みと位置は極度の精度を要する——薄すぎれば分離が不十分、厚すぎれば上層トランジスタのゲート構造形成に影響が出る。三星はブログの中で、MDIの重要性は積層技術そのものと「同等に決定的」だと認めている。
放熱——HNのコメント欄が最も気にしたこと
三星の論文もブログも「どう作るか」を語っている。しかしHacker Newsのコメント欄で最も集中した懸念は別の問題だった：熱。
ユーザーRicoElectricoのコメントがトップに押し上げられた：「放熱はどうするんだ？今のチップの最大の問題は熱だ。密度が上がれば問題はさらに深刻になる。」この懸念は素人の的外れな心配ではない。3DスタックFETが二つのトランジスタを重ねたことで、単位面積あたりの熱流束は倍増する。一方、熱伝導の経路はより複雑になる——下層トランジスタが発する熱は、中間分離層と上層トランジスタを突き抜けて放熱構造に達しなければならない。
コメント欄の技術議論は深くまで及んだ。mota7は、現代チップの熱バジェットの30～50％がリーク電流に由来し、リーク電流は温度上昇とともにさらに悪化する——これは正のフィードバックループだと指摘する。mrandishの結論はより悲観的だ：「CFETがもたらす密度利得のかなりの部分は、新しい高熱伝導材料が見つからない限り、放熱ボトルネックによって実際には使い切れない可能性が高い。」
しかし異論もある。juancnは、3D積層がトランジスタ間の相互接続線長を短縮するため、信号伝播時間の短縮それ自体が消費電力の最適化になると考える：「オンチップ信号の伝播遅延は問題になりつつあり、Huaweiのロジックフォールディング（Logic Folding）やTSVスタックなどの技術は、すべて経路短縮の方向からこの問題を解こうとしている。」deepSunのコメントはさらに端的だ：「熱が主に導体抵抗から来るなら、経路が短いほど熱も少なくなる。」
これらの議論はより根本的な問いを指し示す。3DスタックFETがもたらす密度利得のうち、どれだけが実際のチップ性能向上に転化でき、どれだけが放熱ボトルネックに食われるのか？三星の42nm論文はこの問いに答えていない——これは「初のデモンストレーション」論文であり、証明したのは実現可能性であって工学的限界ではない。だがこの問いの答えが、3DスタックFETの量産タイムラインを決定づけることになる。
三星 vs TSMC——次世代トランジスタのロードマップ競争
3DスタックFETは三星だけの独壇場ではない。業界共通の名称はCFET（Complementary FET）であり、TSMCは早くも2023年の欧州技術シンポジウムで、ラボにおけるCFETの研究成果を開示している。TSMCが当時示したのは48nmゲートピッチのCFETプロトタイプで、この技術が「量産までにはまだ何世代もかかる」としていた。
三星は今回ゲートピッチを42nmまで進め、公開されているTSMCの成果を数字の上でワンポジションリードした。しかしトランジスタ競争は実験室データだけで決まるものではない——量産歩留まり、プロセス安定性、EDAツールチェーンのサポート、顧客の設計エコシステム、そのどれもがより長い戦いを要する。
三星はGAAの商用化ですでに一度フライングしている。2022年、三星は3nmノードでGAAアーキテクチャを世界に先駆けて導入し、TSMCに約3年先行した（TSMCがGAAに転換したのはN2ノードからで、2025年下半期の量産が見込まれる）。しかし先行者利益は市場シェアには結びつかなかった——TSMCは先端プロセスにおける顧客エコシステムと歩留まり制御で依然として圧倒的にリードしている。CFETの競争が同じ脚本を繰り返すかどうかは、今のところ誰にもわからない。
技術ロードマップの観点から見れば、三星の位置づけは明確だ。3DスタックFETはGAAの自然な延長であり、別物ではない。三星はブログの中でこう述べている：「GAAアーキテクチャは本来的に三次元集積への移行をサポートする。GAAデバイスは多層で形成可能なナノシートチャネルを使用しており、垂直積層とチャネル制御のための技術的基盤を提供する。」つまり3DスタックFETは、GAAプラットフォームの第三の次元への次の進化ステップとして位置づけられており、「GAA時代の終わり」という線引きはしていない。
この一文は同時にロードマップ宣言でもある。三星は業界に向けて、CFET時代のためのGAAプロセス蓄積はすでに整っている、と告げているのだ。
ムーアの法則はまだ息をしている
ある種の技術進歩の意義は、「ひょっとしたらできるかもしれない」と思われていたことが「確かにできる」と証明されたことにある。
42nmゲートピッチでの3DスタックFETの初のデモンストレーションは、まさにその類だ。これは来年あなたのスマートフォンのチップが突然倍速くなることを意味しない——量産タイムライン、歩留まり、放熱、EDAツールチェーン、そのすべてに何年もの解決期間が必要だ。しかしこれは一つのことを意味する。プレーナCMOSのスケーリングがついに物理限界に突き当たったとき、上に建てるという道は通じる。三重ナノシート、MDI分離、42nmゲートピッチ——この三つの言葉が組み合わさって、2026年における最も優れた半導体エンジニアリングの声明の一つを構成している。
FinFETからGAAへ、そして3DスタックFETへ——トランジスタの身長は伸び続けてきた。ムーアの法則は生存戦略を変えた。もはや「より小さなものを作る」だけではなく、「より小さな土地により高いビルを建てる」ことへと。
本記事の素材は公開情報とコミュニティの議論に基づいています。このトピックについてより深い直接経験をお持ちの方は、ぜひ文中の不足点をご指摘ください。