当晶体管开始向上生长：三星 3D 堆叠 FET
你是一家芯片设计公司的物理实现工程师。凌晨两点，EDA 工具跑完最新一轮布局布线，屏幕上的利用率数字停在 92%——但你心里清楚，剩下的 8% 面积根本塞不进下一组标准单元。n 型和 p 型晶体管已经被挤到彼此贴脸的距离，再靠近一步，串扰和漏电就会把时序裕量吃干抹净。
平面排布的极限到了。
这不是一个工艺节点的问题。过去五十年，摩尔定律的推进逻辑大致是一样的：把晶体管做小，把间距缩小，在同样面积里塞进更多器件。但从 FinFET 到 GAA（Gate-All-Around），每一代架构升级的本质，都是在「栅极对沟道的控制力」和「物理尺寸的继续缩小」之间找平衡。而当栅极间距缩到几十纳米量级，传统 CMOS 布局——n 型晶体管和 p 型晶体管肩并肩放在同一平面上——本身的排列方式就成了新的瓶颈。
2026 年 6 月 14 日至 18 日，VLSI 研讨会在美国举行。三星电子半导体研究中心在会上宣读了一篇论文，题目长得像学术圈的标准操作：「First Demonstration of 3D Stacked FETs at Gate Pitch of 42 nm Featuring Triple Stacked Nanosheet Channels for Advanced Logic Applications」。但在冗长的标题之下，是一个简洁的答案：既然平面排不下了，就往上盖。
从平房到楼房：晶体管架构的四次进化
要理解三星这次展示的意义，先得回顾晶体管架构经历了什么。
平面 FET（Planar FET） 是最初的形态。栅极躺在一个平面上，从一侧控制沟道的导通与关断。好处是工艺简单，坏处是沟道越来越短之后，栅极的控制力直线下降——漏电从「可以容忍」变成了「不可接受」。
FinFET 是第一次向三维借空间。沟道从平面「立」起来，变成一个薄薄的鳍片（fin），栅极从三面包裹这个鳍片，控制力大幅提升。Intel 在 2011 年的 22nm 节点首次商用 FinFET，随后整个行业跟进。FinFET 撑了十多年，一直用到 5nm、4nm 节点。
GAA（Gate-All-Around） 是第二步。在 FinFET 里，栅极包住了鳍片的三面，但底面仍然贴在衬底上——控制不是真的「全包围」。GAA 把沟道做成一束束水平的纳米片（nanosheet），栅极从四面完全包裹每一根纳米片。三星在 2022 年率先将 GAA 商用化于 3nm 节点，TSMC 则在 2025 年的 N2 节点引入 GAA。
3D 堆叠 FET 是第三步——也是三星在 VLSI 2026 上展示的东西。它不再只堆叠沟道，而是把 n 型晶体管和 p 型晶体管垂直叠在一起。传统布局里，一个 CMOS 逻辑门需要一个 n-FET 和一个 p-FET 并排摆放；在 3D 堆叠 FET 里，它们变成了上下楼的关系。同样的逻辑功能，占用的芯片面积直接砍半。
三星官方博客用了一个恰当的城市规划类比：当城市土地不够了，规划者不会无限缩小建筑物间距——他们会开始盖高楼。芯片上的晶体管面临一模一样的困境。
42nm 栅极间距：数字背后的工程技术
单看 42nm 这个数字，可能会觉得没什么了不起——台积电和三星的 GAA 量产节点已经在用更小的栅极间距了。但 42nm 在这里的意义完全不同。
首先，这是在 3D 堆叠 FET 架构上达到的最小栅极间距。此前 Intel 在 IEDM 2023 上展示的 CFET（Complementary FET，业界对 3D 堆叠 FET 的通用称谓）栅极间距是 45nm。三星把间距压到了 42nm，比 Intel 的成果更紧凑。在半导体领域，3nm 的差距足够让一家公司领先一个身位。
其次，三星这次用的是三重堆叠纳米片沟道（triple-stacked nanosheet channels）——上下两个晶体管各带三层纳米片，总共六层沟道垂直堆叠在一起。这是迄今为止 3D 堆叠 FET 领域展示过的最大纳米片数量。沟道层数越多，单位面积能承载的驱动电流越大，但同时，保持各层之间的晶体质量和尺寸均匀性也越难。
第三，论文在超过 1000 篇投稿中以 8.29/10 的评审分拿下 VLSI 2026 最佳论文，入选研讨会官方技术亮点和媒体新闻包。评审的认可和工艺的可展示性之间，是两回事；三星在这篇论文里把两件事都做了。
三个工程问题，三个解决方案
三星在博客里把 3D 堆叠 FET 面临的工程挑战归结为三个——这个梳理方式本身就值得注意，因为它在解释「为什么这件事不简单」。
第一，电流通路不能缩水。 把两个晶体管叠在一起省了面积，但如果沟道太窄，驱动电流不够，晶体管开关速度就上不去。三星的方案是用三重堆叠纳米片——三层沟道并联，等效沟道宽度不变，总占地面积大幅缩减。堆叠在这里同时扮演了两个角色：省面积，也维持性能。
第二，晶体质量必须跨层一致。 多层纳米片结构中，任何一层出现晶格缺陷或厚度偏差，电流在各层之间的分配就会不均匀——有些层过载，有些层闲置，整体性能退化。三星在论文中展示了对 epitaxial growth（外延生长）工艺的精确优化，实现了跨层高度均匀、近乎无缺陷的硅晶体沟道。
第三，上下楼之间需要隔音。 把 n-FET 和 p-FET 垂直叠在一起之后，两者之间极近的物理距离带来了寄生耦合的风险。三星引入了一个叫 Middle Dielectric Isolation（MDI）的中间介电隔离层，把上下两个晶体管在电气上完整分隔。MDI 的厚度和位置必须极度精确——太薄了隔离不够，太厚了影响上层晶体管的栅极结构成型。三星在博客里承认，MDI 的重要性和堆叠技术本身「同等关键」。
散热：HN 评论区最关心的事
三星的论文和博客都在讲「怎么做出来」，但 Hacker News 评论区最集中的焦虑是另一个问题：热量。
用户 RicoElectrico 的评论被顶到最高：「散热怎么办？现在芯片的头号问题就是热量，更高的密度只会让问题更严重。」这条焦虑不是外行瞎操心。3D 堆叠 FET 把两个晶体管叠在一起之后，单位面积的热通量翻倍，而热传导路径却变得更复杂——下层晶体管产生的热量必须穿过中间隔离层和上层晶体管才能到达散热结构。
评论区的技术讨论走得很深。mota7 指出，现代芯片的热预算中有 30%–50% 来自漏电流（leakage current），而漏电流会随着温度升高进一步恶化——这是一个正反馈循环。mrandish 的结论更悲观：「CFET 带来的密度增益中，可能有相当一部分会因为散热瓶颈而无法被实际利用，除非找到新的高导热材料。」
但也有不同意见。juancn 认为，3D 堆叠缩短了晶体管之间的互连线长度，信号传播时间的减少本身就是一种功耗优化：「片上信号的传播延迟正成为一个问题，华为的逻辑折叠（Logic Folding）、TSV 堆叠等技术都是从缩短路径这个方向解决。」deepSun 的评论更直白：「如果热量主要来自导体电阻，那么更短的路径等于更少的热量。」
这些讨论指向一个更根本的问题：3D 堆叠 FET 带来的密度增益，有多少能真正转化为芯片性能的提升，有多少会被散热瓶颈吃掉？三星的 42nm 论文没有回答这个问题——它是一篇「首次展示」论文，证明的是可行性，不是工程边界。但这个问题的答案，将决定 3D 堆叠 FET 的量产时间表。
三星 vs TSMC：下一代晶体管的路线竞赛
3D 堆叠 FET 不是三星的独木桥。业界通用的名称是 CFET（Complementary FET），而且 TSMC 早在 2023 年的欧洲技术研讨会上就披露了实验室中的 CFET 研究成果。TSMC 当时展示的是 48nm 栅极间距的 CFET 原型，并表示这项技术「还需要很多代才会投入量产」。
三星现在把栅极间距推进到 42nm，在数字上领先 TSMC 的公开成果一个身位。但晶体管竞赛从来不是只看实验室数据——量产良率、工艺稳定性、EDA 工具链支持、客户设计生态，每一项都是更漫长的仗。
三星在 GAA 商业化上已经抢跑过一次。2022 年，三星在 3nm 节点率先引入 GAA 架构，领先 TSMC 大约三年（TSMC 在 N2 节点才转向 GAA，预计 2025 年下半年量产）。但先发优势并没有转化为市场份额——TSMC 在先进制程的客户生态和良率控制上仍然遥遥领先。CFET 的竞赛会不会重复同样的剧本，现在还很难说。
从技术路线的角度看，三星的定位很清晰：3D 堆叠 FET 是 GAA 的自然延伸，不是另起炉灶。三星在博客里有这样一段话：「GAA 架构天然支持向三维集成的过渡。GAA 器件使用可以在多层中形成的纳米片沟道，为垂直堆叠和控制沟道提供了技术基础。」它把 3D 堆叠 FET 定位为 GAA 平台向第三维度的下一步进化，没有画一条「GAA 时代结束」的分界线。
这段话同时是一份路线图声明：三星在告诉业界，它已经为 CFET 时代准备好了 GAA 的工艺积累。
摩尔定律还在呼吸
有一类技术进步，它的意义在于证明了一件之前被认为「也许可以」的事，确实可以。
3D 堆叠 FET 在 42nm 栅极间距上的首次展示，就属于这一类。它不代表明年你手机里的芯片会突然快一倍——量产时间表、良率、散热、EDA 工具链，每一项都需要数年时间来解决。但它代表了一件事：当平面 CMOS 缩放终于撞上物理极限的时候，往上盖这条路是走得通的。三重纳米片、MDI 隔离、42nm 栅极间距——这三个词合在一起，构成了 2026 年最好的半导体工程声明之一。
从 FinFET 到 GAA，再到 3D 堆叠 FET，晶体管的身高一直在增长。摩尔定律换了一种活法——不再只是「做更小的东西」，而是「在更小的土地上盖更高的楼」。
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