Am 25. Juni 2026 veröffentlichte IBM in Yorktown Heights, New York, eine Nachricht, die die Tech-Medien im Sturm eroberte: die weltweit erste Sub-1-Nanometer-Chip-Technologie sei entwickelt worden. 0,7 Nanometer, oder 7 Ångström – diese Skala nähert sich dem Durchmesser eines einzelnen Siliziumatoms. In der Pressemitteilung nannte Jay Gambetta, Director of IBM Research, dies „einen Meilenstein für die Computertechnologie”.
Zur gleichen Zeit analysierten Nutzer mit Elektronik-Hintergrund im Hacker-News-Kommentarbereich Bild für Bild die von IBM veröffentlichten Wafer-Mikroskopaufnahmen.
Einer der am höchsten bewerteten Kommentare brachte den Kern dieser stillen Konfrontation präzise auf den Punkt: „Sie haben tatsächlich eine ›Nanostack-Architektur‹ geliefert, die mit Strukturgrößen von etwa 5 nm aufgebaut ist, und behaupten dann, dies entspreche effektiv einem theoretischen Sub-1-nm-Chip. Die Technologie selbst verdient Aufmerksamkeit, aber es gibt definitiv zu viele Marketing-Leute in dieser Branche.”
Dies ist keine einfache „Durchbruch oder Fake”-Debatte. Die Benennung von Halbleiter-Fertigungsnodes ist selbst einer der längsten Diskurskämpfe der Tech-Branche in den letzten dreißig Jahren.
Knotenbezeichnung: Von der physikalischen Größe zum virtuellen Kürzel
Um den Hintergrund dieser Kontroverse zu verstehen, muss man zum Ursprung der Halbleiter-Knotenbezeichnung zurückgehen.
In den frühen Jahren der Branche entsprach der Knotenname tatsächlich einer realen physikalischen Größe auf dem Transistor – üblicherweise der Gate-Länge (Lg). Intel schritt von 10 Mikrometern im Jahr 1972 bis zu 0,35 Mikrometern im Jahr 1995 voran. In diesen 23 Jahren entsprach der Knotenname exakt der Gate-Länge. „250 Nanometer” bedeutete damals tatsächlich, dass die kritischste physikalische Struktur auf dem Chip 250 Nanometer maß.
Der Wendepunkt kam 1997. Bei seinem 250-nm-Node brachte Intel die Gate-Länge auf 200 Nanometer herunter – 20 % besser, als der Name versprach. In den folgenden 12 Jahren verstärkte sich dieses „Overdelivery”: Beim 130-nm-Node betrug die Gate-Länge nur noch 70 Nanometer, die tatsächliche Größe war nur noch halb so groß wie der Name.
2011 drehte sich das Drehbuch um. Als Intel seinen 22-nm-Node vorstellte, betrug die Gate-Länge 26 Nanometer – fast 20 % mehr als der Name. Von diesem Zeitpunkt an trat die Knotenbezeichnung offiziell in die „Ära der Übertreibung” ein: Beim 10-nm-Node lag die Gate-Länge bei etwa 18 Nanometer und erreichte fast das Doppelte des Namens.
Kevin Morris vom EEJournal lieferte 2020 in seinem Artikel No More Nanometers eine nüchterne Zusammenfassung: „Seit 1997 repräsentieren Knotennamen keine tatsächliche physische Dimension auf dem Chip mehr, und sie sind in beide Richtungen um fast das Doppelte abgewichen.” 2020 veröffentlichte Godfrey Cheng, damals Vizepräsident von TSMC, einen Aufsatz in den IEEE Proceedings, in dem er offiziell vorschlug, Dichtemetriken anstelle der veralteten „Nanometer”-Nomenklatur zu verwenden – selbst ein Wettbewerber von Intel, der am stärksten unter dem Namensspiel gelitten hatte, war der Meinung, dass das System entsorgt werden müsse.
Das ist der historische Kontext, in den IBMs Ankündigung eingebettet ist. Wenn eine Branche dreißig Jahre lang das Wort „Nanometer” benutzt, um Fortschritt zu beschreiben, und dieses Wort längst von realen physikalischen Dimensionen entkoppelt ist, wird jede neue Knotenankündigung unweigerlich zu einem Definitionskampf.
Was IBM tatsächlich angekündigt hat
Lässt man die Schlagzeilenzahl „0,7 Nanometer” beiseite, sieht die technische Substanz der IBM-Ankündigung in etwa wie folgt aus.
Im Kern handelt es sich um eine neuartige Transistorarchitektur namens „Nanostack”. Aufbauend auf GAAFET-Nanosheet-Transistoren (Gate-All-Around) setzt IBM auf 3D-sequentielle Integration, um Transistoren vertikal zu stapeln und versetzt anzuordnen. IBMs Beschreibung zufolge wurde Nanostack in drei Dimensionen experimentell validiert: ultradünnes Dielektrikum-Bonding für CMOS-Integration, Dual-Channel-Engineering und Schaltverhalten funktionaler CMOS-Inverter – diese Ergebnisse belegen gemeinsam, dass die Architektur physikalisch herstellbar ist und echte Berechnungen ausführen kann.
Auf der VLSI-2026-Konferenz präsentierte IBM zudem SRAM-Daten: Die Nanostack-Architektur erreicht eine über 40-prozentige Reduktion der SRAM-Zellenfläche. Auf einem fingernagelgroßen Chip wurden nahezu 100 Milliarden Transistoren integriert, etwa die doppelte Dichte des 2021 von IBM vorgestellten 2-Nanometer-Chips. Bei der Leistung verspricht IBM 50 % höhere Performance oder 70 % bessere Energieeffizienz gegenüber dem 2-nm-Node.
Ein leicht zu übersehendes Detail: IBMs eigene Pressemitteilung enthält den Satz: „Während sich Transistorknoten heute auf die Generation der Fertigungstechnologie beziehen und nicht auf exakte physikalische Abmessungen”. Öffentlich tut IBM nicht so, als sei „0,7 Nanometer” eine real gemessene Länge. Doch Überschrift und Marketing-Botschaft setzen „Sub-1-nm” weiterhin als zentrales Verkaufsargument ein – genau diese Spannung wurde zum Zündpunkt der Community-Diskussion.
IBMs Stellung in der Halbleiter-F&E ist allerdings nicht zu unterschätzen. IBM gehört zu den Erfindern der Nanosheet-Technologie, und seine F&E-Einrichtung in Albany wird demnächst mit ASMLs High-NA-EUV-Lithografieanlage ausgestattet. IBM kooperiert zudem mit Ausrüstern wie Lam Research, Tokyo Electron und SCREEN bei der Entwicklung von Begleitprozessen. Diese Partnerschaften zeigen, dass IBM nicht nur heiße Luft produziert – das Unternehmen verschiebt tatsächlich die Grenzen der realen Fertigungskapazität.
Das Problem ist nur: Die Distanz zwischen „Labor-Validierung” und „kommerzieller Massenproduktion” ist oft um mehrere Größenordnungen länger als der numerische Sprung von „2 Nanometer” auf „0,7 Nanometer”.
Die Kritik der technischen Community: Drei zentrale Ankerpunkte
Die Skepsis im HN-Kommentarbereich kreiste im Wesentlichen um drei Richtungen.
Die erste Richtung betrifft physikalische Grenzen. Nutzer adrian_b wies darauf hin, dass es für Silizium eine physikalische Untergrenze der Gate-Länge von Feldeffekttransistoren gibt – etwa zwischen 10 und 15 Nanometern. Selbst die derzeit fortschrittlichsten CMOS-Prozesse haben dieses Limit noch nicht erreicht. Um Transistoren wirklich unter 1 Nanometer zu verkleinern, bräuchte es andere Halbleitermaterialien als Silizium. Das von IBM bei Nanostack erwähnte „Dual-Channel-Engineering” könnte auf neue Materialien hindeuten, doch die veröffentlichten Informationen nennen keine konkreten Kanal-Materialkombinationen. Ein anderer Nutzer analysierte direkt die von IBM veröffentlichten Mikroskopaufnahmen: Die Maßstabsbalken scheinen inkonsistent zu sein – der Balken des äußerst rechten Bildes ist weniger als halb so groß wie der des mittleren Bildes (10 nm), aber die Bildvergrößerung ist deutlich mehr als das Doppelte, und die eingekreisten „Silizium-Atomreihen” sind rechnerisch mindestens 1,6 nm breit.
Die zweite Richtung dreht sich um dimensionale Tricks. Mehrere Kommentatoren wiesen darauf hin, dass die Dimensionskontrolle in vertikaler Richtung schon lange atomare Präzision erreichen kann (abhängig von Abscheiderate und -zeit, nicht von der Lithografie-Auflösung), die Schaltkreisdichte aber hauptsächlich durch horizontale Strukturgrößen bestimmt wird. adrian_b schrieb: „Vertikale Dimensionen von etwa 1 nm oder sogar weniger waren schon vor Jahrzehnten realisierbar, da sie von Wachstumsrate und -zeit abhängen, nicht wie horizontale Dimensionen von der Lithografie.” Die durch 3D-Stapelung erzielte flächenäquivalente Dichtesteigerung mit traditionellem 2D-Scaling gleichzusetzen, ist zwar ein technologischer Fortschritt, führt aber in der Benennung leicht zu Verwirrung – schließlich entsprechen die Leistungsgewinne des 3D-Stackings und die physikalische Bedeutung des 2D-Scalings einander nicht vollständig.
Die dritte Richtung stützt sich eher auf Branchenerfahrung. IBM hatte sein eigenes Wafer-Fertigungsgeschäft bereits 2014 an GlobalFoundries verkauft – nicht nur verkauft, sondern 1,5 Milliarden Dollar dafür bezahlt, dass der Käufer es übernimmt. Seitdem unterhält IBM bedeutende Halbleiter-F&E-Kapazitäten, aber seine Rolle ist die eines „Forschers ohne Produktion”: Technologien entwickeln, Patente anmelden, Lizenzen vergeben. Das bedeutet, dass zwischen IBMs veröffentlichter Technologie-Roadmap und dem tatsächlichen Produktionszeitplan einer Foundry noch die gewaltige Kluft aus Technologietransfer und Prozessintegration liegt. Ein Kommentar brachte diese Haltung auf den Punkt: „Niemand weiß genau, was IBMs ›Sub-1-nm‹-Definition eigentlich bedeutet. Und IBM übertreibt bei seinen Ankündigungen mehr als jedes andere Unternehmen der Branche, also nimmt sich niemand die Zeit, im Detail zu prüfen, was sie eigentlich gesagt haben.”
Welche Signale wirklich beachtenswert sind
Wenn man akzeptiert, dass die „Nanometer-Zahl” längst ein Marketing-Symbol ist, dann liegt der wirklich informationshaltige Teil von IBMs Ankündigung gar nicht in dieser Zahl.
Erstens: die 3D-sequentielle Integration. Der von Nanostack repräsentierte Weg des „Stackens nach oben” – Transistoren Schicht für Schicht in vertikaler Richtung aufzubauen – unterscheidet sich vom derzeitigen Branchen-Mainstream, der 3D-Integration über Advanced Packaging (z. B. Chiplet) realisiert. Wenn IBMs Bonding-Technik und Kanal-Engineering als massenproduktionstauglich validiert werden, dann erschließt dies tatsächlich eine neue Dimension des Dichtewachstums.
Zweitens: die SRAM-Schrumpfung. Bei fortschrittlichen Fertigungsprozessen ist die Verkleinerungsrate der SRAM-Zellenfläche bereits deutlich hinter der Logikfläche zurückgeblieben – ein Flaschenhals für die Cache-Bandbreite im KI-Chip-Design. Wenn die Nanostack-Architektur tatsächlich 40 % Flächenreduktion bei SRAM liefern kann, wäre dies für bandbreitenintensive KI-Workloads möglicherweise bedeutsamer als die reine Logikdichte-Zahl.
Drittens: die Zeitschiene. IBMs Roadmap zielt auf die 2030er Jahre – die prognostizierte Lebensdauer von Nanosheet-GAAFET beträgt noch etwa fünf bis sieben Jahre. Nanostack ist damit ein Kandidat für die Post-GAA-Ära, noch mindestens fünf bis sieben Jahre von der Massenproduktion entfernt. Analysten weisen darauf hin, dass imec (das unabhängige Nanoelektronik-Forschungszentrum in Belgien) das Ende von GAAFET für die frühen bis mittleren 2030er Jahre prognostiziert – IBMs Ankündigung ist genau die Vorarbeit für die technologische Nachfolge zu diesem Zeitpunkt.
Diese technischen Fortschritte verdienen die Aufmerksamkeit der Branche. Aber ihr Zusammenhang mit der Zahl „0,7 Nanometer” ist mehr das Ergebnis der Trägheit von Namenskonventionen als ein physikalischer Durchbruch.
Das Dilemma der Benennung und die Branchenträgheit
Der vielleicht bemerkenswerteste Punkt ist: Praktisch alle Brancheninsider sind sich einig, dass das Knoten-Benennungssystem zusammengebrochen ist, aber niemand kann es tatsächlich beenden.
Ein immer wiederkehrender Vorschlag ist, die Transistordichte (Millionen Transistoren pro Quadratmillimeter, MTr/mm²) anstelle der Nanometer-Zahl zu verwenden. Diese Metrik ist intuitiv, nicht manipulierbar und zwischen verschiedenen Foundries vergleichbar. Das Problem ist nur: Dichte ist eine präzise berechenbare Zahl – und präzise Zahlen sind schlecht fürs Marketing. Wie ein Nutzer schrieb: „Wenn man auf konkrete Zahlen umsteigt, könnte man nicht mehr behaupten, der eigene ›1-nm‹-Prozess sei besser als der ›2-nm‹-Prozess eines anderen – wenn die Dichte in Wirklichkeit gar nicht besser ist.”
Dieses Dilemma wird sich durch eine einzelne IBM-Ankündigung nicht ändern. Es hängt letztlich davon ab, ob die großen Foundries (TSMC, Samsung, Intel) und die Branchen-Roadmap-Organisationen einen Konsens bilden können. Bis dahin wird jede neue Knotenankündigung dieses Diskursspiel wiederholen.
Und alles, was Verbraucher und Investoren tun können, ist, bei der nächsten „Null-Komma-irgendwas-Nanometer”-Schlagzeile eine Frage mehr zu stellen: Nanometer – wovon genau?
Anmerkung des Autors: Dieser Artikel basiert auf der offiziellen IBM-Ankündigung vom 25. Juni 2026 und der Hacker-News-Community-Diskussion. Die zitierten HN-Nutzerkommentare sind öffentliche Beiträge. Der Autor hält keine Aktien oder sonstigen finanziellen Interessen an IBM, TSMC oder verbundenen Unternehmen. Die Halbleitertechnologie entwickelt sich rasant; die Analyse dieses Artikels spiegelt ausschließlich die zum Zeitpunkt der Veröffentlichung verfügbaren öffentlichen Informationen wider.