2026年6月25日、IBMはニューヨーク州Yorktown Heightsで、テクノロジーメディアの紙面を一斉に埋め尽くす発表を行った：世界初のサブ1ナノメートル（sub-1nm）チップ技術が誕生した。0.7ナノメートル、すなわち7オングストローム——このスケールは単一シリコン原子の直径に迫る。プレスリリースの中で、IBM ResearchディレクターのJay Gambettaはこれを「計算の分野における里程標的な瞬間」と呼んだ。
それと同時に、Hacker Newsのコメント欄では、電子工学のバックグラウンドを持つユーザーたちがIBMの公開したウェハ顕微鏡写真をフレームごとに分解していた。
中でも高い評価を得たコメントが、この静かな対立の核心を正確に総括している：「彼らが実際に届けたのは『nanostackアーキテクチャ』で、約5nmのフィーチャーサイズで構築し、それが効果的に理論上のサブ1nmチップに相当すると言っている。技術そのものは注目に値するが、この業界にはマーケターが少々多すぎる。」
これは単純な「ブレイクスルーの真偽」論争ではない。半導体プロセスノードの命名は、それ自体が過去30年間のテクノロジー業界で最も長きにわたる言説権をめぐる闘争なのである。
ノード命名：物理寸法から仮想コードネームへ
今回の論争の底色を理解するには、半導体プロセスノード命名の原点に立ち戻る必要がある。
業界の初期において、ノード名は確かにトランジスタ上の実際の物理寸法に対応していた——通常はゲート長（gate length, Lg）である。Intelは1972年の10ミクロンから1995年の0.35ミクロンまで歩みを進めたが、この23年間、ノード名とゲート長はぴったりと一致していた。当時の「250ナノメートル」は、チップ上の最も重要な物理構造が確かに250ナノメートルであることを意味した。
しかし転換点は1997年に訪れる。Intelは250ナノメートルノードにおいてゲートを200ナノメートルに縮小した——ノード名よりも20%優れていた。その後の12年間、この「オーバーデリバリー」は拡大を続けた：130ナノメートルノードのゲート長はわずか70ナノメートルで、実際の寸法は名称の半分に過ぎない。
2011年、脚本は反転する。Intelの22ナノメートルノードが登場した時、そのゲート長は26ナノメートル——名称より20%近く大きかった。これ以降、ノード名は正式に「誇張の時代」に突入する：10ナノメートルノードのゲート長は約18ナノメートルで、名称のほぼ2倍に達している。
EEJournalのKevin Morrisは2020年の記事『No More Nanometers』で冷静な総括を下している：「1997年以降、ノード名はもはやチップ上のいかなる実際の寸法も表しておらず、しかもそれは両方向に約2倍ずつ乖離している。」2020年、TSMC副社長の黄漢森はIEEE Proceedingsに論文を発表し、時代遅れの「ナノメートル」命名法を密度指標で置き換えることを正式に提唱した——命名ゲームに最も振り回されてきたIntelの競合他社でさえ、この体系はもはや捨てられるべき段階にあると考えているのだ。
これがIBMの今回の発表を包む歴史的文脈である。ある業界が「ナノメートル」という言葉を30年にわたって進歩を表現するために使い続け、その言葉がとっくに実際の物理寸法から切り離されている時、新ノードの発表は必ず定義権をめぐる争いとなる運命にある。
IBMは一体何を発表したのか
「0.7ナノメートル」という見出しの数字を脇に置けば、IBMの発表の技術的実質はおおよそ以下の通りだ。
核心は「nanostack」と呼ばれる新型トランジスタアーキテクチャである。GAAFET（Gate-All-Around、全周ゲート）ナノシートトランジスタをベースに、IBMは3D逐次集積（sequential integration）によってトランジスタを垂直に積層し、交互配置する。IBMの説明によれば、nanostackは3つの次元で実験的検証が行われた：超薄型誘電体接合によるCMOS集積、デュアルチャネルエンジニアリング、そして機能的なCMOSインバーターのスイッチング性能——これらの結果は、このアーキテクチャが物理的に製造可能であり、実際の計算を実行できることを共同で証明している。
VLSI 2026会議において、IBMはさらにSRAMのデータも示した：nanostackアーキテクチャは40%以上のSRAMセル面積削減を達成した。指の爪ほどの大きさのチップに約1,000億個のトランジスタが集積され、密度は2021年に発表されたIBMの2ナノメートルチップの約2倍である。性能面では、IBMは2ナノメートルノード比で50%の性能向上または70%のエネルギー効率改善を主張している。
見落とされがちな細部がある：IBM自身のプレスリリースにはこう書かれている——「ただし、トランジスタノードは現在、正確な物理寸法ではなく製造技術の世代を指す」。公的なレベルでは、IBMは「0.7ナノメートル」が実測された長さであるかのように装ってはいない。しかし見出しとプロモーションの口径は依然として「sub-1nm」を核心的な売り文句として掲げており、この緊張関係こそがコミュニティ議論の着火点を構成した。
IBMの半導体研究開発における地位も確かに無視できない。IBMはナノシート（nanosheet）技術を最初に発明した機関の一つであり、Albanyの研究開発施設には間もなくASMLの高開口数極端紫外線リソグラフィ（High NA EUV）装置が導入される。IBMは同時にLam Research、Tokyo Electron、SCREENなどの装置メーカーと協力して関連プロセスを開発している。これらの協力関係の存在は、IBMが空疎なことを言っているのではないことを示している——同社は確かに実際の製造能力の限界を押し広げているのだ。
しかし問題は、「実験室での検証」から「商業的量産」までの距離が、「2ナノメートル」から「0.7ナノメートル」への数字の跳躍よりも数桁長いことが多いという点にある。
技術コミュニティの疑念：3つの重要な論点
HNコメント欄の疑念は大まかに3つの方向に集約される。
第一の方向は物理限界である。ユーザーadrian_bは、シリコン材料では電界効果トランジスタのゲート長に物理的下限が存在し、約10ナノメートルから15ナノメートルの間にあると指摘する。現在の最先端CMOSプロセスでさえ、この限界にまだ到達していない。トランジスタを真に1ナノメートル以下に縮小するには、シリコン以外の半導体材料を使用する必要がある。IBMがnanostackで言及した「デュアルチャネルエンジニアリング」は新材料の使用を示唆している可能性があるが、公開情報では具体的なチャネル材料の組み合わせは開示されていない。別のユーザーはIBMが公開した顕微鏡写真を直接分析している：スケールバーに矛盾があるように見える——右端の写真のスケールバーは中央の写真（10ナノメートル）の半分以下に見えるが、画像の拡大倍率は明らかに2倍以上であり、しかも円で囲まれた「シリコン原子列」は計算上少なくとも1.6ナノメートル以上の幅がある。
第二の方向は次元のトリックに関わる。複数のコメント投稿者が、垂直方向の寸法制御はとっくに原子レベルの精度を達成できる（薄膜堆積の速度と時間に依存し、リソグラフィ解像度ではない）が、回路密度は主に水平方向のフィーチャーサイズによって決定されると指摘する。adrian_bはこう書いている：「垂直方向の約1ナノメートルあるいはそれ以下の寸法は数十年前から実現可能だった。なぜならそれは、水平方向の寸法がリソグラフィに依存するのとは異なり、成長速度と時間に依存するからだ。」3Dスタッキングがもたらす面積換算密度の向上を従来の2Dスケーリングと同一視することは、確かに技術進歩の表れではあるが、命名上は混乱を招きやすい——結局のところ、3Dスタッキングの性能利得と2Dスケーリングの物理的含意は完全には対応しない。
第三の方向はより業界経験的判断に傾く。IBMは2014年にはるか以前に、自社のウェハ製造事業をGlobalFoundriesに売却していた——売却しただけでなく、引き取ってもらうために15億ドルを支払った。以来、IBMは常に重要な半導体研究開発能力を維持しているが、その役割は「研究のみで製造せず」である：技術を開発し、特許を出願し、ライセンスを供与する。これはIBMが発表する技術ロードマップと、実際のファウンドリ量産スケジュールとの間には、技術移転とプロセス統合の巨大なギャップが横たわっていることを意味する。あるコメントはこの心理を簡潔に総括している：「IBMの『sub-1nm』の定義が一体何を意味するのか、誰も正確には知らない。しかもIBMは業界のどの企業よりも誇大宣伝が多いので、彼らが実際に何を言ったのかをわざわざ調べる者はいない。」
本当に注目すべきシグナルは何か
「ナノメートル数」がとっくにマーケティング記号になっているという前提を受け入れるなら、IBMの今回の発表で実際に情報量のある部分はむしろその数字にはない。
第一に3D逐次集積である。nanostackが代表する「上方へのスタッキング」路線——垂直方向にトランジスタを層ごとに構築していく——は、現在の業界主流が先進パッケージング（chipletなど）を通じて実現する3D集積経路とは異なる。IBMの接合技術とチャネルエンジニアリングが量産可能と検証されれば、それは確かに新たな密度成長の次元を切り開くことになる。
第二にSRAMの縮小である。先端プロセスにおいて、SRAMセル面積の縮小速度はロジック面積に明らかに遅れを取っており、これがAIチップ設計におけるキャッシュ帯域幅のボトルネックの一つとなっている。もしnanostackアーキテクチャがSRAMにおいて40%の面積削減を本当に実現できるなら、高帯域幅AI計算負荷への影響はロジック密度の数字よりも実質的な意味を持つかもしれない。
第三にタイムラインだ。IBMのロードマップが指し示すのは2030年代——ナノシートGAAFETの予測寿命はあと約5年から7年である。これはnanostackがポストGAA時代に備えた候補ソリューションであり、量産まで少なくとも5年から7年あることを意味する。imec（ベルギーの独立ナノエレクトロニクス研究センター）はGAAFETが2030年代初頭から半ばに行き詰まると予測しており、IBMの今回の発表はその時点での技術継承に向けた事前研究の布石であるという分析もある。
これらの工学的進展は業界の注目に値するが、それらと「0.7ナノメートル」という数字との関連性は、物理学の実質的ブレイクスルーというよりも、命名慣習の慣性のなせる業である。
命名のジレンマと業界の慣性
おそらく最も味わい深いのは、業界関係者のほぼ全員がノード命名体系の崩壊に同意しているにもかかわらず、誰もそれを本当に終わらせることができないという点だ。
繰り返し現れる提案は、トランジスタ密度（百万トランジスタ/平方ミリメートル、MTr/mm²）でナノメートル数を置き換えることだ。この指標は直感的で、不正ができず、ファウンドリ間で比較可能である。しかし問題は、密度が正確に計算できる数字であることだ——そして正確な数字はマーケティングに不利である。あるユーザーが書いたように：「もし具体的な数字に切り替えたら、密度が実際には優れていない場合に、自社の『1ナノメートル』プロセスが他社の『2ナノメートル』プロセスより優れていると主張することが二度とできなくなる。」
このジレンマはIBMの一度の発表で変わるものではない。それは最終的に、主要ファウンドリ（TSMC、Samsung、Intel）と業界ロードマップ組織の間での合意形成にかかっている。それまでは、新ノードの発表のたびにこの言説ゲームが繰り返されるだろう。
そして消費者と投資家にできることは、おそらく次の「ゼロコンマ数ナノメートル」という見出しを目にした時に、もう一言問いただすことだけだ：ここで言うナノメートルとは、一体何を指しているのか、と。
筆者注：本稿は2026年6月25日のIBM公式発表およびHacker Newsコミュニティ議論に基づいて執筆された。文中で引用されたHNユーザーコメントはすべて公開投稿内容である。筆者はIBM、TSMCおよび関連企業の株式または利益関係を一切保有しない。半導体技術の進化は急速であり、本稿の分析は執筆時点での公開情報のみを反映している。