El 25 de junio de 2026, IBM emitió desde Yorktown Heights, Nueva York, un comunicado que copó las portadas de los medios tecnológicos: la primera tecnología de chips sub-1 nm del mundo. 0,7 nanómetros, o 7 ángstroms, una escala que roza el diámetro de un solo átomo de silicio. En la nota de prensa, el director de IBM Research, Jay Gambetta, lo calificó como “un momento histórico para la computación”.
Mientras tanto, en los comentarios de Hacker News, un grupo de usuarios con formación en ingeniería electrónica despiezaba fotograma a fotograma las micrografías de oblea publicadas por IBM.
Uno de los comentarios más votados resumió con precisión el corazón de este silencioso enfrentamiento: “Lo que realmente han entregado es una ‘arquitectura nanostack’, construida con tamaños de feature de unos 5 nm, y te dicen que eso equivale en efecto a un chip teórico de menos de 1 nm. La tecnología en sí merece atención, pero hay demasiada gente de marketing en esta industria.”
No se trata de una simple disputa sobre si el avance es “real” o “falso”. La nomenclatura de los nodos de fabricación de semiconductores es, en sí misma, una de las batallas de discurso más largas de la industria tecnológica en los últimos treinta años.
Nomenclatura de nodos: de las dimensiones físicas a las etiquetas virtuales
Para entender el trasfondo de esta controversia, hay que remontarse al origen de la denominación de los nodos.
En los primeros años de la industria, el nombre del nodo sí correspondía a una dimensión física real del transistor —normalmente la longitud de puerta (gate length, Lg). Desde los 10 micrómetros de Intel en 1972 hasta los 0,35 micrómetros en 1995, durante 23 años el nombre del nodo y la longitud de puerta coincidieron con precisión. Por entonces, “250 nanómetros” significaba que la estructura física más crítica del chip medía realmente 250 nanómetros.
Pero el punto de inflexión llegó en 1997. En el nodo de 250 nm, Intel fabricó puertas de 200 nm, un 20 % mejores que el nombre. Durante los doce años siguientes, esta “sobreentrega” se amplificó: en el nodo de 130 nm, la longitud de puerta era de solo 70 nm, la mitad del nombre.
En 2011, el guion se invirtió. Cuando Intel lanzó su nodo de 22 nm, la longitud de puerta era de 26 nm, casi un 20 % mayor que el nombre. A partir de entonces, la nomenclatura de nodos entró oficialmente en la “era de la hipérbole”: en el nodo de 10 nm, la longitud de puerta rondaba los 18 nm, casi el doble que el nombre.
Kevin Morris, de EEJournal, lo resumió con frialdad en su artículo de 2020 No More Nanometers: “Desde 1997, el nombre del nodo no representa ninguna dimensión real del chip, y se ha desviado en ambas direcciones en casi un factor de dos.” En 2020, el vicepresidente de TSMC, H.-S. Philip Wong, publicó un artículo en IEEE Proceedings proponiendo formalmente sustituir la obsoleta nomenclatura de “nanómetros” por métricas de densidad. Incluso los competidores de Intel, la empresa más perjudicada por este juego de nombres, consideraban que el sistema debía ser abandonado.
Este es el contexto histórico en el que se inserta el anuncio de IBM. Cuando una industria lleva treinta años usando la palabra “nanómetro” para describir el progreso, y esa palabra se desvinculó hace mucho de las dimensiones físicas reales, cada nuevo anuncio de nodo está condenado a convertirse en una batalla por el derecho a definir.
Qué ha anunciado realmente IBM
Dejando a un lado la cifra “0,7 nanómetros” del titular, la sustancia técnica del anuncio de IBM es aproximadamente la siguiente.
El núcleo es una nueva arquitectura de transistor llamada “nanostack”. Sobre la base de los transistores GAAFET (Gate-All-Around) de nanoláminas, IBM apila verticalmente los transistores y los entrelaza mediante integración secuencial 3D. Según la descripción de IBM, nanostack ha sido validado experimentalmente en tres dimensiones: unión CMOS mediante bonding dieléctrico ultrafino, ingeniería de doble canal y rendimiento de conmutación de inversores CMOS funcionales. Estos resultados demuestran conjuntamente que la arquitectura puede fabricarse físicamente y ejecutar computación real.
En la conferencia VLSI 2026, IBM también presentó datos de SRAM: la arquitectura nanostack logró una reducción del área de celda SRAM superior al 40 %. Un chip del tamaño de una uña integra cerca de 100.000 millones de transistores, con una densidad aproximadamente el doble que la del chip de 2 nm de IBM presentado en 2021. En cuanto a rendimiento, IBM afirma una mejora del 50 % en velocidad o del 70 % en eficiencia energética respecto al nodo de 2 nm.
Un detalle que pasa fácilmente desapercibido: la propia nota de prensa de IBM incluye esta frase: “aunque los nodos de transistores se refieren ahora a las generaciones de tecnología de fabricación, no a dimensiones físicas exactas”. Públicamente, IBM no finge que “0,7 nanómetros” sea una longitud medida realmente. Pero el titular y la comunicación siguen utilizando “sub-1 nm” como gancho principal, y esta tensión es precisamente lo que encendió la discusión en la comunidad.
El peso de IBM en la investigación de semiconductores tampoco es desdeñable. Fue una de las primeras instituciones en inventar la tecnología de nanoláminas (nanosheet), y sus instalaciones de I+D en Albany están a punto de recibir equipos de litografía ultravioleta extrema de alta apertura numérica (High NA EUV) de ASML. IBM colabora además con Lam Research, Tokyo Electron, SCREEN y otros fabricantes de equipos en el desarrollo de procesos complementarios. Estas colaboraciones demuestran que IBM no habla por hablar: está empujando realmente las fronteras de la capacidad de fabricación.
Pero el problema es que la distancia entre la “validación en laboratorio” y la “producción comercial en volumen” suele ser varios órdenes de magnitud mayor que el salto numérico de “2 nm” a “0,7 nm”.
Las dudas de la comunidad técnica: tres ejes clave
Las reservas expresadas en los comentarios de HN giran en torno a tres direcciones.
La primera dirección es el límite físico. El usuario adrian_b señaló que, para el silicio, la longitud de puerta de un transistor de efecto de campo tiene un límite físico inferior en torno a los 10-15 nanómetros. Los procesos CMOS más avanzados actuales ni siquiera han alcanzado todavía ese límite. Para que un transistor escale realmente por debajo de 1 nm, haría falta usar materiales semiconductores distintos del silicio. La “ingeniería de doble canal” mencionada por IBM en nanostack quizá apunte al uso de nuevos materiales, pero la información pública no detalla la combinación concreta de materiales del canal. Otro usuario analizó directamente las micrografías publicadas por IBM: las barras de escala parecen inconsistentes: la barra de la foto de la derecha mide menos de la mitad que la de la foto central (10 nm), pero la magnificación de la imagen es claramente más del doble, y la “fila de átomos de silicio” señalada mide, según sus cálculos, al menos 1,6 nm de ancho.
La segunda dirección tiene que ver con la trampa dimensional. Varios comentaristas señalaron que el control dimensional en la dirección vertical lleva décadas alcanzando precisión atómica —porque depende de la velocidad y el tiempo de deposición de películas delgadas, no de la resolución litográfica—, mientras que la densidad de circuitos viene determinada principalmente por el tamaño de los features en el plano horizontal. Adrian_b escribió: “Dimensiones verticales de aproximadamente 1 nm o incluso menores se lograban ya hace décadas, porque dependen de la tasa de crecimiento y del tiempo, no de la litografía como las dimensiones horizontales.” Equiparar la ganancia de densidad equivalente obtenida mediante apilamiento 3D con el escalado 2D tradicional es, sin duda, un reflejo del progreso técnico, pero induce a confusión en la nomenclatura: al fin y al cabo, los beneficios de rendimiento del apilamiento 3D no se corresponden uno a uno con el significado físico del escalado 2D.
La tercera dirección se apoya más en el juicio empírico de la industria. IBM vendió su negocio de fabricación de obleas a GlobalFoundries en 2014; y no solo lo vendió, sino que pagó 1.500 millones de dólares para que lo aceptaran. Desde entonces, IBM ha mantenido una capacidad significativa de I+D en semiconductores, pero su papel es el de “investigar sin fabricar”: desarrollar tecnología, solicitar patentes y conceder licencias. Esto significa que entre la hoja de ruta tecnológica que IBM publica y el calendario real de producción en volumen de una fundición comercial media un abismo de transferencia tecnológica e integración de procesos. Un comentario resumió esta actitud con concisión: “Nadie sabe exactamente qué significa la definición de ‘sub-1 nm’ de IBM. E IBM exagera más que nadie en la industria, así que nadie se molesta en investigar qué han dicho realmente.”
Las señales que realmente merecen atención
Si aceptamos la premisa de que el “número de nanómetros” es desde hace tiempo un símbolo de marketing, entonces lo informativamente valioso del anuncio de IBM no está en esa cifra.
Lo primero es la integración secuencial 3D. La ruta de “apilar hacia arriba” que representa nanostack —construir transistores capa sobre capa en la dirección vertical— difiere de la integración 3D que persigue el mainstream actual de la industria mediante empaquetado avanzado (como los chiplets). Si la tecnología de bonding y la ingeniería de canal de IBM logran validarse como viables para la producción en volumen, se abriría realmente una nueva dimensión de crecimiento de densidad.
Lo segundo es la contracción de la SRAM. En los nodos avanzados, la reducción del área de celda SRAM se ha quedado notablemente rezagada respecto a la del área lógica, y esto se ha convertido en uno de los cuellos de botella para el ancho de banda de caché en el diseño de chips de IA. Si la arquitectura nanostack logra realmente una reducción del 40 % en el área de SRAM, el impacto sobre las cargas de trabajo de computación de IA de alto ancho de banda podría ser más relevante en la práctica que las cifras de densidad lógica.
Lo tercero es el horizonte temporal. La hoja de ruta de IBM apunta a la década de 2030: la vida útil prevista de los GAAFET de nanoláminas es de entre cinco y siete años más. Esto significa que nanostack es una candidata para la era post-GAA, y le quedan al menos de cinco a siete años para llegar a la producción en volumen. Algunos analistas señalan que imec, el centro independiente de investigación nanoelectrónica belga, predice que los GAAFET tocarán techo a mediados de la década de 2030; el anuncio de IBM en este momento es precisamente un trabajo de preinvestigación para preparar el relevo tecnológico cuando llegue ese momento.
Estos avances de ingeniería merecen la atención de la industria, pero su conexión con la cifra “0,7 nanómetros” es más producto de la inercia de la nomenclatura que de un avance sustancial en física.
El dilema de la nomenclatura y la inercia de la industria
Quizá lo más revelador de todo esto es que casi todos los profesionales del sector coinciden en que el sistema de nomenclatura de nodos está roto, pero nadie consigue ponerle fin.
Una sugerencia recurrente es sustituir el número de nanómetros por la densidad de transistores (millones de transistores por milímetro cuadrado, MTr/mm²). Es una métrica intuitiva, imposible de trucar y comparable entre fundiciones. El problema es que la densidad es un número que puede calcularse con precisión, y los números precisos no favorecen al marketing. Como escribió un usuario: “Si se cambiara a cifras concretas, ya no podrían afirmar que su proceso de ‘1 nm’ es mejor que el de ‘2 nm’ de otro, si la densidad en realidad no es mejor.”
Este dilema no va a cambiar por un anuncio de IBM. Su resolución depende en última instancia de que las principales fundiciones (TSMC, Samsung, Intel) y las organizaciones de hojas de ruta del sector alcancen un consenso. Hasta entonces, cada nuevo anuncio de nodo seguirá repitiendo este mismo juego de discurso.
Y lo que consumidores e inversores pueden hacer, probablemente, es preguntarse, cada vez que vean el próximo titular de “cero coma algo nanómetros”: estos nanómetros, ¿a qué se refieren exactamente?
Nota del autor: este artículo se basa en el anuncio oficial de IBM del 25 de junio de 2026 y en la discusión de la comunidad de Hacker News. Los comentarios de usuarios de HN citados son publicaciones públicas. El autor no posee acciones ni intereses en IBM, TSMC ni ninguna otra empresa relacionada. La tecnología de semiconductores evoluciona con rapidez; este análisis refleja únicamente la información pública disponible hasta el momento de la publicación.