Le 25 juin 2026, IBM a publié depuis Yorktown Heights (New York) une annonce qui a saturé les pages tech des médias du monde entier : la première technologie de puce sub-1 nm au monde. 0,7 nanomètre, ou 7 ångströms — une échelle qui frôle le diamètre d’un atome de silicium. Dans le communiqué, Jay Gambetta, directeur d’IBM Research, parle d’un « moment charnière pour le calcul informatique ».
Au même moment, dans les commentaires de Hacker News, un groupe d’utilisateurs issus de l’ingénierie électronique décortiquait image par image les micrographies de wafers publiées par IBM.
L’un des commentaires les plus votés résume avec précision le cœur de cette confrontation silencieuse : « Ce qu’ils ont effectivement livré, c’est une \« architecture nanostack \», construite avec des dimensions caractéristiques d’environ 5 nm, en vous disant que cela équivaut en pratique à une puce théorique sub-1 nm. La technologie elle-même mérite l’attention, mais il y a vraiment trop de gens du marketing dans cette industrie. »
Il ne s’agit pas d’un simple débat binaire « vraie ou fausse percée ». Le nommage des nœuds de procédé semi-conducteur est, en soi, la plus longue bataille de discours de l’industrie technologique des trente dernières années.
Nommage des nœuds : de la dimension physique au nom de code virtuel
Pour comprendre le substrat de cette controverse, il faut revenir à l’origine du nommage des nœuds de procédé.
Aux débuts de l’industrie, le nom du nœud correspondait effectivement à une dimension physique réelle sur le transistor — généralement la longueur de grille (gate length, Lg). Intel a progressé de 10 micromètres en 1972 à 0,35 micromètre en 1995 : pendant ces 23 années, le nom du nœud et la longueur de grille coïncidaient parfaitement. À l’époque, « 250 nanomètres » signifiait que la structure physique la plus critique sur la puce mesurait effectivement 250 nanomètres.
Le point d’inflexion est arrivé en 1997. Sur son nœud 250 nm, Intel a fabriqué une grille de 200 nm — soit 20 % de mieux que le nom du nœud. Pendant les douze années qui ont suivi, cette « sur-livraison » s’est amplifiée : le nœud 130 nm avait une longueur de grille de seulement 70 nm, soit presque la moitié du nom.
En 2011, le script s’inverse. Lorsque le nœud 22 nm d’Intel est lancé, sa longueur de grille est de 26 nm — environ 20 % de plus que le nom. À partir de là, le nommage des nœuds entre dans l’ère de l’exagération : le nœud 10 nm a une longueur de grille d’environ 18 nm, près du double du nom.
Kevin Morris, dans son article de 2020 « No More Nanometers » pour EEJournal, livre un résumé sobre : « Depuis 1997, le nom du nœud ne représente plus aucune dimension physique réelle sur la puce, et il s’est écarté de près d’un facteur deux dans les deux directions. » En 2020, le vice-président de TSMC, Y.-J. Mii, publiait dans IEEE Proceedings un article proposant de remplacer la nomenclature obsolète des « nanomètres » par des métriques de densité — le concurrent même d’Intel, le plus pénalisé par ce jeu de noms, estimait que ce système devait être abandonné.
Voilà le contexte historique dans lequel s’inscrit l’annonce d’IBM. Quand une industrie utilise le mot « nanomètre » depuis trente ans pour décrire le progrès, et que ce mot est depuis longtemps découplé de la réalité physique, chaque annonce de nouveau nœud est condamnée à devenir une bataille de définition.
Qu’est-ce qu’IBM a vraiment publié ?
En mettant de côté le chiffre « 0,7 nanomètre », le contenu technique substantiel de l’annonce d’IBM se résume à peu près à ceci.
Le cœur est une nouvelle architecture de transistor appelée « nanostack ». S’appuyant sur les transistors GAAFET (Gate-All-Around) à nanosheet, IBM utilise l’intégration séquentielle 3D (sequential integration) pour empiler verticalement des transistors en disposition entrelacée. Selon la description d’IBM, le nanostack a été vérifié expérimentalement sur trois dimensions : le collage diélectrique ultra-mince pour l’intégration CMOS, l’ingénierie double canal, et la performance de commutation d’un inverseur CMOS fonctionnel — ces résultats démontrent collectivement que l’architecture peut être physiquement fabriquée et exécuter un calcul réel.
Lors de la conférence VLSI 2026, IBM a également présenté des données SRAM : l’architecture nanostack permet une réduction de plus de 40 % de la surface des cellules SRAM. Une puce de la taille d’un ongle intègre près de 100 milliards de transistors, soit une densité environ deux fois supérieure à la puce IBM 2 nm annoncée en 2021. En performance, IBM revendique une amélioration de 50 % ou une efficacité énergétique en hausse de 70 % par rapport au nœud 2 nm.
Un détail facile à ignorer : le propre communiqué d’IBM contient cette phrase — « bien que le nœud de transistor désigne désormais une génération de technologie de fabrication plutôt qu’une dimension physique exacte. » Publiquement, IBM ne prétend pas que « 0,7 nanomètre » est une longueur réellement mesurée. Mais le titre et la communication placent toujours « sub-1nm » comme argument central, et cette tension même constitue le point d’ignition de la discussion communautaire.
La position d’IBM dans la R&D semi-conducteur n’est d’ailleurs pas négligeable. C’est l’une des premières institutions à avoir inventé la technologie nanosheet ; son installation de R&D à Albany s’apprête à recevoir un équipement de lithographie EUV à haute ouverture numérique (High NA EUV) d’ASML. IBM collabore simultanément avec Lam Research, Tokyo Electron, SCREEN et d’autres équipementiers pour développer les procédés associés. L’existence de ces partenariats montre qu’IBM ne parle pas dans le vide — l’entreprise repousse effectivement les frontières de la capacité de fabrication.
Mais le problème est que la distance entre la « validation en laboratoire » et la « production commerciale de masse » est souvent plus longue de plusieurs ordres de grandeur que le saut numérique de « 2 nm » à « 0,7 nm ».
Les doutes de la communauté technique : trois points d’ancrage
Les commentaires HN sceptiques s’articulent autour de trois axes.
Premier axe : la limite physique. L’utilisateur adrian_b souligne que pour le silicium, la longueur de grille d’un transistor à effet de champ a une limite physique basse, autour de 10 à 15 nm. Les procédés CMOS les plus avancés actuels n’ont même pas encore atteint cette limite. Pour que les transistors rétrécissent véritablement en dessous de 1 nm, il faut utiliser des matériaux semi-conducteurs autres que le silicium. L’« ingénierie double canal » mentionnée par IBM pour le nanostack pourrait suggérer l’usage de nouveaux matériaux, mais les informations publiques ne divulguent pas la composition spécifique des canaux. Un autre utilisateur analyse directement la micrographie publiée par IBM : l’échelle semble incohérente — la barre d’échelle de la photo la plus à droite mesure environ la moitié de celle de la photo du milieu (10 nm), mais le grossissement est manifestement bien supérieur au double, et la « rangée d’atomes de silicium » encerclée mesure, d’après les calculs, au moins 1,6 nm de large.
Deuxième axe : la triche dimensionnelle. Plusieurs commentateurs soulignent que le contrôle des dimensions dans la direction verticale permet depuis longtemps une précision atomique (dépendant du taux et du temps de dépôt de couches minces, non de la résolution lithographique), mais que la densité de circuit est principalement déterminée par les dimensions caractéristiques horizontales. adrian_b écrit : « Des dimensions d’environ 1 nm ou même moins dans la direction verticale pouvaient être réalisées il y a des décennies, car cela dépend du taux et du temps de croissance, pas de la lithographie comme les dimensions horizontales. » Présenter le gain de densité surfacique équivalente obtenu par empilement 3D comme équivalent à une réduction d’échelle 2D traditionnelle est certes une manifestation de progrès technique, mais le nommage prête à confusion — les gains de performance de l’empilement 3D et la signification physique de la réduction 2D ne se correspondent pas entièrement.
Troisième axe : le jugement d’expérience sectorielle. IBM a vendu sa propre activité de fabrication de wafers à GlobalFoundries dès 2014 — non seulement vendue, mais en payant 1,5 milliard de dollars pour que le repreneur accepte. Depuis, IBM maintient une capacité de R&D semi-conducteur significative, mais son positionnement est celui du « recherche sans production » : développer des technologies, déposer des brevets, concéder des licences. Cela signifie que la feuille de route technologique publiée par IBM est séparée du calendrier réel de production en volume des fonderies par un fossé immense de transfert technologique et d’intégration de procédé. Un commentaire résume sobrement cet état d’esprit : « Personne ne sait exactement ce que signifie la définition \« sub-1nm \» d’IBM. Et IBM fait plus de battage médiatique que quiconque dans l’industrie, donc personne ne perd son temps à étudier ce qu’ils ont vraiment dit. »
Quels sont les signaux vraiment dignes d’attention ?
Si l’on accepte le postulat que le « nombre de nanomètres » est depuis longtemps devenu un symbole marketing, alors la partie réellement informative de cette annonce d’IBM ne se trouve pas dans ce chiffre.
Premièrement : l’intégration séquentielle 3D. La voie « empiler vers le haut » représentée par nanostack — construire les transistors couche par couche dans la direction verticale — diffère de la voie dominante actuelle de l’industrie, qui réalise l’intégration 3D par packaging avancé (type chiplet). Si la technologie de collage et l’ingénierie de canal d’IBM peuvent être validées comme viables pour la production de masse, alors cela ouvre véritablement une nouvelle dimension de croissance de la densité.
Deuxièmement : la contraction de la SRAM. Sur les nœuds avancés, la vitesse de réduction de la surface des cellules SRAM est nettement en retard par rapport à celle de la surface logique, ce qui constitue l’un des goulets d’étranglement de la bande passante cache dans la conception des puces IA. Si l’architecture nanostack peut réellement tenir sa promesse de 40 % de réduction de surface SRAM, l’impact sur les charges de calcul IA à haute bande passante pourrait être plus significatif en pratique que le chiffre de densité logique.
Troisièmement : la ligne de temps. La feuille de route d’IBM vise les années 2030 — la durée de vie prédite des nanosheets GAAFET est encore d’environ cinq à sept ans. Cela signifie que nanostack est une solution candidate préparée pour l’ère post-GAA, à au moins cinq à sept ans de la production de masse. Des analyses notent qu’imec (le centre de recherche indépendant en nanoélectronique, basé en Belgique) prédit que les GAAFET arriveront en fin de course au début ou au milieu des années 2030 ; l’annonce d’IBM constitue précisément un travail de pré-recherche pour préparer la relève technologique à ce moment-là.
Ces avancées d’ingénierie méritent l’attention de l’industrie, mais leur lien avec le chiffre « 0,7 nanomètre » relève davantage de l’inertie des conventions de nommage que d’une percée physique substantielle.
Le dilemme du nommage et l’inertie de l’industrie
Le point le plus intéressant est peut-être celui-ci : presque tous les professionnels s’accordent à dire que le système de nommage des nœuds est cassé, mais personne ne peut véritablement y mettre fin.
Une suggestion récurrente est de remplacer le nombre de nanomètres par la densité de transistors (millions de transistors par millimètre carré, MTr/mm²). Cette métrique est intuitive, infalsifiable, comparable entre fonderies. Mais le problème est que la densité est un chiffre qui peut être calculé avec précision — et les chiffres précis ne sont pas favorables au marketing. Comme l’écrit un utilisateur : « Si l’on passait aux chiffres concrets, ils ne pourraient plus prétendre que leur procédé \« 1 nm \» est meilleur que le \« 2 nm \» d’un autre — si la densité n’est en réalité pas meilleure. »
Ce dilemme ne changera pas avec une seule annonce d’IBM. Il dépend en dernière analyse de la formation d’un consensus entre les principales fonderies (TSMC, Samsung, Intel) et les organisations de feuilles de route sectorielles. D’ici là, chaque annonce de nouveau nœud continuera à rejouer ce jeu de discours.
Et tout ce que les consommateurs et investisseurs peuvent faire, c’est probablement, face au prochain titre annonçant « zéro-virgule-quelque-chose nanomètre », poser une question de plus : ici, nanomètre — de quoi parle-t-on ?
Note de l’auteur : cet article est basé sur le communiqué officiel d’IBM du 25 juin 2026 et les discussions de la communauté Hacker News. Les commentaires d’utilisateurs HN cités sont des publications publiques. Je ne détiens aucune action ni intérêt dans IBM, TSMC ou toute entreprise liée. La technologie des semi-conducteurs évolue rapidement ; l’analyse de cet article ne reflète que les informations publiques disponibles au moment de la rédaction.