2026年6月25日，IBM在纽约州Yorktown Heights发布了一条让科技媒体版面集体刷屏的消息：全球首个亚1纳米（sub-1nm）芯片技术问世。0.7纳米，或者说7埃——这个尺度已经逼近单个硅原子的直径。新闻稿里，IBM Research总监Jay Gambetta称之为「计算领域的里程碑时刻」。
与此同时，Hacker News的评论区内，一群电子工程背景的用户正在逐帧拆解IBM发布的晶圆显微照片。
其中一个高赞评论精确概括了这场沉默对峙的核心：「他们实际交付的是一个『nanostack架构』，用大约5nm的特征尺寸构建，然后告诉你这在效果上等同于一顆理论上的亚1nm芯片。技术本身值得关注，但这个行业里的市场人员确实有点太多了。」
这不是一次简单的「突破真假」之争。半导体工艺节点的命名，本身就是过去三十年里科技行业最漫长的一场话语权博弈。
节点命名：从物理尺寸到虚拟代号
如果要理解这次争议的底色，需要回到半导体工艺节点命名的起点。
在行业早期，节点名称确实对应着晶体管上某个真实的物理尺寸——通常是栅极长度（gate length, Lg）。Intel从1972年的10微米一路走到1995年的0.35微米，这23年间，节点名和栅极长度严丝合缝。彼时的「250纳米」就意味着芯片上最关键的物理结构确实是250纳米。
但拐点在1997年到来。Intel在250纳米节点上将栅极做到了200纳米——比节点名还要好20%。此后的12年里，这种「超额交付」持续放大：130纳米节点的栅极长度仅70纳米，实际尺寸只有名字的一半。
2011年，剧本反转。Intel的22纳米节点推出时，其栅极长度为26纳米——比名字大了将近20%。自此，节点名称正式进入「夸饰时代」：10纳米节点的栅极长度约18纳米，几乎达到了名字的两倍。
EEJournal的Kevin Morris在2020年的文章《No More Nanometers》中给出了一个冷静的总结：「自1997年以来，节点名称就不再代表芯片上的任何实际尺寸，而且它向两个方向都偏离了将近两倍。」2020年，台积电副总裁黄汉森在IEEE Proceedings上发表论文，正式建议用密度指标取代过时的「纳米」命名法——甚至连被命名游戏拖累最多的Intel的竞争对手，都认为这套体系已经到了该被抛弃的时候。
这就是IBM这次公告所嵌入的历史语境。当一个行业用「纳米」这个词三十年来描述进步，而这个词早已与真实物理尺寸脱钩，每一次新节点的发布都注定成为一场定义权之争。
IBM到底发布了什么
抛开「0.7纳米」这个标题数字，IBM公告的技术实质大致如下。
核心是一种名为「nanostack」的新型晶体管架构。在GAAFET（Gate-All-Around，全环绕栅极）纳米片晶体管的基础上，IBM通过3D顺序集成（sequential integration）将晶体管垂直堆叠并交错排列。按照IBM的描述，nanostack在三个维度上进行了实验验证：超薄介质键合实现CMOS集成、双沟道工程、以及功能性CMOS反相器的开关性能——这些结果共同证明了该架构可以被物理制造并执行真实计算。
在VLSI 2026会议上，IBM还展示了一组SRAM数据：nanostack架构实现了超过40%的SRAM单元面积缩减。指甲盖大小的芯片上集成了近1000亿个晶体管，密度约为2021年发布的IBM 2纳米芯片的两倍。性能方面，IBM声称比2纳米节点提升了50%的性能或70%的能效。
一个容易被忽略的细节：IBM自己的新闻稿里写了这样一句话——「虽然晶体管节点现在指的是制造技术的代际，而非确切的物理尺寸」。公开层面，IBM没有假装「0.7纳米」是一个真实测量的长度。但标题和宣传口径仍然把「sub-1nm」作为核心卖点，这个张力本身就构成了社区讨论的引爆点。
IBM在半导体研发领域的地位也确实不容忽视。它是最早发明纳米片（nanosheet）技术的机构之一，在Albany的研发设施即将安装ASML的高数值孔径极紫外光刻（High NA EUV）设备。IBM同时与Lam Research、Tokyo Electron、SCREEN等设备商合作开发配套工艺。这些合作关系的存在，说明IBM并非空口说白话——它确实在推动实际制造能力的边界。
但问题在于，从「实验室验证」到「商业量产」之间的距离，往往比从「2纳米」到「0.7纳米」的数字跳跃要长出几个数量级。
技术社区的质疑：三个关键锚点
HN评论区内的怀疑大体围绕三个方向展开。
第一个方向是物理极限。用户adrian_b指出，对于硅材料，场效应晶体管的栅极长度存在一个物理下限，大约在10纳米到15纳米之间。当前最先进的CMOS工艺甚至还未触达这个极限。要让晶体管真正缩小到1纳米以下，需要使用硅以外的半导体材料。IBM在nanostack中提及的「双沟道工程」或许暗示了新材料的使用，但公开信息中并未披露具体的沟道材料组合。另一个用户则直接分析了IBM释出的显微照片：标尺似乎存在不一致——最右侧照片的标尺约为中间照片（10纳米）的一半不到，但图像放大的倍数明显不止两倍，而且被圈出的「硅原子排」根据计算至少宽1.6纳米以上。
第二个方向关乎维度作弊。多位评论者指出，垂直方向的尺寸控制早已可以实现原子级精度（依赖薄膜沉积的速率和时间，而非光刻分辨率），但电路密度主要由水平方向的特征尺寸决定。adrian_b写道：「垂直方向约1纳米甚至更小的尺寸在几十年前就能实现了，因为那取决于生长速率和时间，而不像水平尺寸那样取决于光刻。」将3D堆叠带来的面积等效密度提升等同于传统2D缩放，这固然是技术进步的体现，但在命名上容易造成混淆——毕竟，3D堆叠的性能收益和2D缩放的物理含义并不完全对应。
第三个方向则更偏向行业经验判断。IBM早在2014年就将自己的晶圆制造业务出售给了GlobalFoundries——不仅出售，还支付了15亿美元让对方接收。此后IBM始终维持着重要的半导体研发能力，但其角色定位是「研而不产」：开发技术、申请专利、授权许可。这意味着IBM公布的技术路线图距离真实的代工厂量产时刻表，中间还隔着技术转移和工艺整合的巨大鸿沟。有评论简洁地概括了这种心态：「没人确切知道IBM的『sub-1nm』定义到底是什么意思。而且IBM的夸张宣传比业内任何公司都多，所以没人会费时间研究他们到底说了什么。」
什么才是真正值得关注的信号
如果接受「纳米数」早已成为营销符号这个前提，那么IBM这次公告中真正有信息量的部分反而不在那个数字上。
第一是3D顺序集成。nanostack所代表的「向上堆叠」路线——在垂直方向上逐层建造晶体管——与当前行业主流通过先进封装（如chiplet）实现的3D集成路径不同。如果IBM的键合技术和沟道工程能够被验证为量产可行，那么它确实打开了一个新的密度增长维度。
第二是SRAM的收缩。在先进制程上，SRAM单元面积的缩减速度已经明显落后于逻辑面积，这成为AI芯片设计中高速缓存带宽的瓶颈之一。如果nanostack架构真的能在SRAM上兑现40%的面积缩减，这对高带宽AI计算负载的影响可能比逻辑密度的数字更有实际意义。
第三是时间线。IBM的路线图指向的是2030年代——纳米片GAAFET的预测寿命还有大约五到七年。这意味着nanostack 是一项为后GAA时代准备的候选方案，距量产至少还有五到七年。有分析指出，imec（比利时的独立纳米电子研究中心）预测GAAFET将在2030年代初中期走到尽头，IBM此时的公告正是为届时的技术接班做预研铺垫。
这些工程进展值得行业关注，但它们和「0.7纳米」这个数字之间的关联，更多是命名习惯的惯性使然，而非物理学的实质突破。
命名的困境与行业惯性
或许最值得玩味的一点是，几乎所有业内人士都同意节点命名体系已经崩坏，但没有人能真正终结它。
一个反复出现的建议是用晶体管密度（百万晶体管/平方毫米，即MTr/mm²）替代纳米数。这个指标直观、不可作弊、跨代工厂可比。但问题在于，密度是一个可以精确计算的数字——而精确的数字不利于营销。正如一位用户所写：「如果改用具体数字，他们就再也不能声称自己的『1纳米』工艺比另一家的『2纳米』工艺更好——如果密度其实没有更好的话。」
这个困境不会因为IBM的一次公告而改变。它最终取决于主要代工厂（台积电、三星、Intel）和行业路线图组织之间的共识能否形成。在此之前，每一次新节点的发布都会继续重复这套话语游戏。
而消费者和投资者能做的，大概就是在看到下一个「零点几纳米」的标题时，多问一句：这里的纳米，指的是什么？
笔者注：本文基于2026年6月25日IBM官方公告及Hacker News社区讨论撰写。文中引述的HN用户评论均为公开发帖内容，笔者不持有任何IBM、台积电或相关公司的股票或利益关系。半导体技术迭代迅速，本文的分析仅反映截至发稿时的公开信息。