2026년 6월 25일, IBM은 뉴욕주 Yorktown Heights에서 기술 미디어를 도배하게 만든 소식을 발표했다: 세계 최초의 서브 1나노미터(sub-1nm) 칩 기술이 탄생했다는 것이다. 0.7나노미터, 즉 7옹스트롬 — 이 스케일은 실리콘 원자 하나의 직경에 육박한다. 보도자료에서 IBM Research 디렉터 Jay Gambetta는 이를 “컴퓨팅 분야의 이정표적 순간”이라 칭했다.
한편, Hacker News 댓글란에서는 전자공학 배경을 가진 사용자들이 IBM이 공개한 웨이퍼 현미경 사진을 프레임 단위로 해부하고 있었다.
그 중 높은 추천을 받은 한 댓글은 이 조용한 대치의 핵심을 정확히 요약했다: “그들이 실제로 내놓은 것은 ‘nanostack 아키텍처’로, 약 5nm의 피처 크기로 구축한 다음 이것이 이론상의 서브 1nm 칩과 실질적으로 동등하다고 말하는 것이다. 기술 자체는 주목할 만하지만, 이 업계에는 마케팅 담당자가 확실히 너무 많다.”
이것은 단순한 ‘돌파구의 진위 여부’ 논쟁이 아니다. 반도체 공정 노드의 네이밍은 그 자체로 지난 30년간 기술 업계에서 가장 길게 이어진 담론 헤게모니 싸움이었다.
노드 네이밍: 물리적 치수에서 가상 코드명으로
이번 논란의 바탕을 이해하려면 반도체 공정 노드 네이밍의 기원으로 돌아가야 한다.
업계 초기, 노드 이름은 실제로 트랜지스터의 어떤 물리적 치수 — 일반적으로 게이트 길이(gate length, Lg) — 에 대응했다. Intel은 1972년 10마이크론에서 1995년 0.35마이크론까지, 이 23년간 노드명과 게이트 길이는 정확히 일치했다. 당시 ‘250나노미터’는 칩의 가장 핵심적인 물리 구조가 실제로 250나노미터임을 의미했다.
그러나 변곡점은 1997년에 찾아왔다. Intel은 250나노미터 노드에서 게이트를 200나노미터로 구현했다 — 노드명보다 20% 더 좋은 수치였다. 이후 12년간 이 ‘초과 달성’은 점점 확대되었다: 130나노미터 노드의 게이트 길이는 겨우 70나노미터, 실제 크기는 이름의 절반에 불과했다.
2011년, 각본은 반전된다. Intel의 22나노미터 노드가 출시되었을 때 게이트 길이는 26나노미터 — 이름보다 거의 20% 더 컸다. 이때부터 노드명은 본격적으로 ‘과장의 시대’에 접어들었다: 10나노미터 노드의 게이트 길이는 약 18나노미터로, 이름의 거의 두 배에 달했다.
EEJournal의 Kevin Morris는 2020년 기사 《No More Nanometers》에서 냉철한 결론을 내렸다: “1997년 이후, 노드명은 칩의 어떤 실제 치수도 나타내지 않으며, 양방향으로 거의 두 배 가까이 벗어났다.” 2020년, TSMC 부사장 황한센은 IEEE Proceedings 논문에서 낡은 ‘나노미터’ 네이밍을 밀도 지표로 대체할 것을 공식 제안했다 — 네이밍 게임에 가장 큰 피해를 본 Intel의 경쟁자조차도 이 체계가 폐기되어야 할 시점에 이르렀다고 본 것이다.
이것이 IBM의 이번 발표가 놓인 역사적 맥락이다. 한 업계가 ‘나노미터’라는 단어로 30년간 진보를 서술해왔고, 그 단어가 이미 오래전에 실제 물리적 치수와 분리되었다면, 매번 새로운 노드 발표는 정의권을 둘러싼 싸움이 될 수밖에 없다.
IBM이 실제로 발표한 것은 무엇인가
‘0.7나노미터’라는 헤드라인 숫자를 제쳐두면, IBM 발표의 기술적 실체는 대략 다음과 같다.
핵심은 ‘nanostack’이라 명명된 새로운 트랜지스터 아키텍처다. GAAFET(Gate-All-Around, 전면 게이트) 나노시트 트랜지스터를 기반으로, IBM은 3D 순차 적층(sequential integration)을 통해 트랜지스터를 수직으로 쌓아 교차 배치한다. IBM의 설명에 따르면, nanostack은 세 차원에서 실험 검증을 거쳤다: 초박막 유전체 본딩을 통한 CMOS 통합, 듀얼 채널 엔지니어링, 그리고 기능성 CMOS 인버터의 스위칭 성능 — 이 결과들은 이 아키텍처가 물리적으로 제조 가능하며 실제 연산을 실행할 수 있음을 공동 입증한다.
VLSI 2026 컨퍼런스에서 IBM은 SRAM 데이터도 공개했다: nanostack 아키텍처는 SRAM 셀 면적을 40% 이상 축소시켰다. 손톱 크기의 칩에 약 1,000억 개의 트랜지스터가 집적되었으며, 밀도는 2021년 발표된 IBM 2나노미터 칩의 약 2배다. 성능 측면에서는 2나노미터 노드 대비 50%의 성능 향상 또는 70%의 에너지 효율 개선을 주장했다.
간과하기 쉬운 세부 사항이 하나 있다: IBM의 보도자료 자체에 이런 문장이 쓰여 있다 — “트랜지스터 노드는 이제 정확한 물리적 치수가 아닌 제조 기술의 세대를 가리킨다”. 공식적으로 IBM은 ‘0.7나노미터’가 실제 측정된 길이인 척하지 않았다. 하지만 헤드라인과 홍보 문구는 여전히 ‘sub-1nm’를 핵심 세일즈 포인트로 내세우고 있으며, 이 긴장 자체가 커뮤니티 논의의 기폭제가 되었다.
IBM의 반도체 R&D에서의 위상도 무시할 수 없다. IBM은 나노시트(nanosheet) 기술을 최초로 발명한 기관 중 하나이며, Albany의 연구 시설에 곧 ASML의 High NA EUV 리소그래피 장비를 설치할 예정이다. IBM은 동시에 Lam Research, Tokyo Electron, SCREEN 등 장비 업체들과 협력하여 동반 공정을 개발 중이다. 이러한 협력 관계의 존재는 IBM이 허언을 하는 것이 아니라 — 실제로 제조 역량의 경계를 밀어붙이고 있음을 보여준다.
하지만 문제는 ‘연구실 검증’에서 ‘상업적 양산’까지의 거리가, 종종 ‘2나노미터’에서 ‘0.7나노미터’라는 숫자 점프보다 몇 자릿수 더 길다는 점이다.
기술 커뮤니티의 의문: 세 가지 핵심 축
HN 댓글란의 회의론은 대략 세 방향으로 전개된다.
첫 번째 방향은 물리적 한계다. 사용자 adrian_b는 실리콘 소재의 경우 전계 효과 트랜지스터의 게이트 길이에 약 10나노미터에서 15나노미터 사이의 물리적 하한이 존재한다고 지적했다. 현재 가장 앞선 CMOS 공정조차 아직 이 한계에 도달하지 못했다. 트랜지스터를 실제로 1나노미터 이하로 축소하려면 실리콘 이외의 반도체 소재가 필요하다. IBM이 nanostack에서 언급한 ‘듀얼 채널 엔지니어링’은 신소재 사용을 암시할 수 있지만, 공개 정보에는 구체적인 채널 소재 조합이 명시되지 않았다. 또 다른 사용자는 IBM이 공개한 현미경 사진을 직접 분석했다: 스케일 바에 불일치가 있는 것으로 보인다 — 가장 오른쪽 사진의 스케일 바는 중간 사진(10나노미터)의 절반이 안 되지만, 이미지 확대 배율은 분명히 두 배 이상이며, 동그라미 친 ‘실리콘 원자 열’은 계산상 최소 1.6나노미터 이상이다.
두 번째 방향은 차원 편법에 관한 것이다. 여러 댓글 작성자는 수직 방향의 치수 제어는 이미 오래전에 원자급 정밀도를 달성할 수 있다고 지적했다(박막 증착의 속도와 시간에 의존하므로 리소그래피 해상도와 무관하다). 그러나 회로 밀도는 주로 수평 방향의 피처 크기에 의해 결정된다. adrian_b는 이렇게 썼다: “수직 방향으로 1나노미터 이하의 크기는 수십 년 전부터 구현 가능했다. 성장 속도와 시간에 의존할 뿐, 수평 크기처럼 리소그래피에 의존하지 않기 때문이다.” 3D 적층이 가져오는 면적 환산 밀도 향상을 전통적인 2D 스케일링과 동등하게 취급하는 것은 기술적 진보의 표현이지만, 네이밍에서는 혼동을 일으키기 쉽다 — 결국, 3D 적층의 성능 이득과 2D 스케일링의 물리적 함의는 완전히 일치하지 않는다.
세 번째 방향은 업계 경험 판단에 더 가깝다. IBM은 이미 2014년에 자신의 웨이퍼 제조 사업을 GlobalFoundries에 매각했다 — 단순 매각이 아니라, 인수 측에 15억 달러를 지불하고 받아 달라고 한 거래였다. 그 후 IBM은 중요한 반도체 R&D 역량을 계속 유지해왔지만, 그 역할은 ‘연구는 하되 생산은 하지 않는’ 포지션이다: 기술 개발, 특허 출원, 라이선스 공여. 이는 IBM이 발표하는 기술 로드맵이 실제 파운드리 양산 일정과는 기술 이전과 공정 통합이라는 거대한 간극만큼 떨어져 있음을 의미한다. 한 댓글은 이런 심정을 간결하게 요약했다: “아무도 IBM의 ‘sub-1nm’ 정의가 정확히 무엇을 의미하는지 모른다. 게다가 IBM은 업계 그 누구보다 과장이 심해서, 그들이 실제로 뭘 말했는지 연구하느라 시간 낭비할 사람이 없다.”
진짜 주목할 만한 신호는 무엇인가
‘나노미터 숫자’가 이미 마케팅 기호가 되었다는 전제를 받아들인다면, 이번 IBM 발표에서 실제로 정보 가치가 있는 부분은 바로 그 숫자가 아닌 지점에 있다.
첫째는 3D 순차 적층이다. nanostack이 대표하는 ‘위로 쌓는’ 경로 — 수직 방향으로 트랜지스터를 층층이 제조하는 — 는 현재 업계 주류가 첨단 패키징(예: 칩렛)을 통해 구현하는 3D 통합 경로와 다르다. IBM의 본딩 기술과 채널 엔지니어링이 양산 가능한 것으로 검증된다면, 그것은 실제로 새로운 밀도 증가 차원을 열게 된다.
둘째는 SRAM의 축소다. 첨단 공정에서 SRAM 셀 면적의 축소 속도는 이미 로직 면적에 비해 현저히 뒤처져 있으며, 이는 AI 칩 설계에서 고속 캐시 대역폭의 병목 중 하나다. nanostack 아키텍처가 실제로 SRAM에서 40%의 면적 축소를 실현할 수 있다면, 이는 고대역폭 AI 연산 부하에 대해 로직 밀도 숫자보다 더 실질적인 의미를 가질 수 있다.
셋째는 타임라인이다. IBM의 로드맵이 가리키는 것은 2030년대다 — 나노시트 GAAFET의 예측 수명은 앞으로 57년이다. 이는 nanostack이 포스트 GAA 시대에 대비한 후보 솔루션이며, 양산까지는 최소 57년이 남아 있음을 의미한다. 한 분석은 imec(벨기에의 독립 나노일렉트로닉스 연구 센터)이 GAAFET가 2030년대 초중반에 한계에 도달할 것으로 예측한다고 지적하며, IBM의 이번 발표는 그 시점의 기술 승계를 위한 사전 연구 포석이라는 것이다.
이러한 엔지니어링 진전은 업계의 주목을 받을 만하다. 그러나 이것들과 ‘0.7나노미터’라는 숫자 사이의 연관성은, 물리학적 실질적 돌파라기보다 네이밍 관성의 산물에 가깝다.
네이밍의 딜레마와 업계 관성
아마도 가장 흥미로운 점은, 거의 모든 업계 관계자가 노드 네이밍 체계가 붕괴되었다는 데 동의하면서도, 아무도 그것을 진정으로 종식시킬 수 없다는 사실이다.
반복적으로 제안되는 대안은 트랜지스터 밀도(백만 트랜지스터/mm², 즉 MTr/mm²)로 나노미터를 대체하는 것이다. 이 지표는 직관적이고, 조작이 불가능하며, 파운드리 간 비교가 가능하다. 그러나 문제는 밀도가 정확히 계산할 수 있는 숫자라는 점이다 — 그리고 정확한 숫자는 마케팅에 불리하다. 한 사용자가 쓴 대로: “구체적 숫자로 바꾸면, 만약 실제 밀도가 더 높지 않다면, 더 이상 자사의 ‘1나노미터’ 공정이 경쟁사의 ‘2나노미터’ 공정보다 낫다고 주장할 수 없게 된다.”
이 딜레마는 IBM의 한 번의 발표로 바뀌지 않는다. 그것은 궁극적으로 주요 파운드리(TSMC, 삼성, Intel)와 업계 로드맵 조직 간의 컨센서스가 형성될 수 있는지에 달려 있다. 그 전까지는, 매번 새로운 노드 발표가 이 담론 게임을 반복할 것이다.
그리고 소비자와 투자자가 할 수 있는 일은 아마, 다음 ‘0.몇 나노미터’ 헤드라인을 볼 때 한 마디 더 묻는 것뿐이다: 여기서 말하는 나노미터, 정확히 무엇을 가리키는가?
필자 주: 본문은 2026년 6월 25일 IBM 공식 발표 및 Hacker News 커뮤니티 논의를 바탕으로 작성되었습니다. 인용된 HN 사용자 댓글은 모두 공개 게시글 내용입니다. 필자는 IBM, TSMC 또는 관련 기업의 주식이나 이해관계를 보유하지 않습니다. 반도체 기술은 빠르게 발전하므로, 본문의 분석은 작성 시점의 공개 정보만을 반영합니다.